JP2586523B2

JP2586523B2 - 時間スイッチ

Info

Publication number: JP2586523B2
Application number: JP62285118A
Authority: JP
Inventors: 直明山中; 史郎菊地
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1987-11-10
Filing date: 1987-11-10
Publication date: 1997-03-05
Anticipated expiration: 2012-03-05
Also published as: JPH01126100A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、時間スイッチに関し、特に低速動作のアド
レスコントロールメモリを用いるだけで、時分割多重化
されたデータを交換することができる超高速の時間スイ
ッチに関するものである。

〔従来の技術〕

従来、超高速時間スイッチとして、スリップ数の概念
を用いた時間スイッチが提案されている（例えば，特願
昭62−28038号明細書参照）。

第７図は、上記明細書に記載された従来の超高速時間
スイッチの構成図であり、第８図はその交換動作のタイ
ミングチャートである。

第７図において、１は入力データハイウェイ、２は出
力データハイウェイ、３−1,3−2,3−３はフリップフロ
ップ、４はセレクタ、５は交換の順序を記憶するアドレ
スコントロールメモリ（以下、ACMと記す）、６は順次
カウンタ、７−1,7−２は交換動作には直接関係はない
が、ハイウェイ上の同期、波形成形のための入力／出力
レジスタである。また、ACM5からセレクタ４に至る線は
２本設けられることを示しており、２進数２ビットで0,
1,2,3の値を表示できる。多重数がさらに多くなるとき
は、３本以上に増加される。

第８図に示すように、交換されたデータと入力データ
の間には、あるスリップ数という関係があり、例えば入
力データのタイムスロット番号Iaと交換接続された入力
ハイウェイ上のタイムスロット番号Oaとの間には、次の
ような関係式が成立する。

Sa＝Oa−Ia（mod n） ……（１）ここで、Saは、データａのスリップ数であり、ｎはス
イッチの多重度であって、この例では４である。

交換パターンより、各出力データ対応のスリップ数を
ACM5に書き込み、それをカウンタ（CTR）６のカウント
出力に基づいて読み出し、4:1のセレクタ４に出力す
る。

入力データハイウェイ１から転送されてきたデータ
は、入力レジスタ７−１でリタイミングされた後、フリ
ップフロップ３−1,3−2,3−３からなるシフトレジスタ
上を転送される。ACM5から読み出されたスリップ数は、
4:1のセレクタ４を制御することにより、セレクタ４は
出力されるべきデータをフリップフロップ３−1,3−2,3
−３のいずれか１つより読み出して、出力ハイウェイ上
に送出する。この後、出力データは、出力レジスタ７−
２により波形成形された後、出力ハイウェイ２に転送さ
れる。

このACM5からの読み出し動作は、各出力データ対応
に、ダイナミックに行われる。第８図の例では、カウン
タ（CTR）６の値が0,1,2,3とカウントアップされるに伴
って、ACM5から0,2,0,2のスリップ数が読み出される。
これらの読み出されたスリップ数は、出力データ対応に
出力される。これらのスリップ数が4:1のセレクタ４を
制御することにより、最初のスリップ数０により、出力
側１フレームの最初のスロットには、入力レジスタ７−
１上のデータＡが出力され、次のスリップ数２により、
入力側の２番目のデータＢが出力側の４番目のスロット
に出力され、次のスリップ数０により、入力側の３番目
のデータＣが出力側の３番目のスロットに出力され、次
のスリップ数２により、入力側の４番目のデータＤが出
力側の次の１フレームの２番目のスロットに出力され
る。なお、第８図の出力データハイウェイ上の１フレー
ムの２番目のD_-1は、入力データハイウェイ上の前のフ
レームのデータからスリップされてきたものである。

〔発明が解決しようとする問題点〕

このような従来の時間スイッチを用いて、超高速なス
イッチを指向した場合、（イ）シフトレジスタの転送ス
ピードと、（ロ）ACMを読み出すカウンタの動作速度
と、（ハ）ACMの読み出しを行い、セレクタを制御する
スピード、によって制御される。

特に、（ハ）のセレクタを高速で切り替える動作は、
高速化には適さず、一般的には上記（ハ）によって動作
速度が制限されてしまう。

従って、第７図の従来の時間スイッチでは、セレクタ
４の切り替え速度の限界により、高速動作が不可能とな
っていた。

本発明の目的は、このような従来の問題点を解決し、
高速動作が必要なカウンタやメモリを必要とせず、また
セレクタを高速に切り替える必要もなく、超高速で動作
させることが可能な時間スイッチを提供することにあ
る。

〔問題点を解決するための手段〕

上記目的を達成するため、本発明の時間スイッチは、
（イ）一フレームｎ（n:自然数）チャネルに時分割多重
された入力データハイウェイ１上のタイムスロットデー
タの時間順序を、予め設定された交換順序に交換して出
力データハイウェイ２上に送出する時間スイッチであっ
て、一フレーム内の各チャネルに同期したｎ個の単パル
スを順次に出力する単パルス発生回路10と、それぞれ出
力データハイウェイ２上に第ｍ（１≦ｍ≦ｎ）番目のチ
ャネル用として出力するタイムスロットデータを入力デ
ータハイウェイ１上のタイムスロットデータ（Ａ〜Ｄ）
からそれぞれ選択してラッチするｎ個のラッチ手段（サ
ンプルホールド回路８−１〜８−４）と、予め設定され
た交換順序として各ラッチ手段のそれぞれがラッチすべ
き入力データハイウェイ１上の各チャネル（タイムスロ
ットデータＡ〜Ｄ）を記憶するメモリ手段（アドレスコ
ントロールメモリ/ACM5）と、第ｍ番目のチャネル用の
タイムスロットデータをラッチする第ｍのラッチ手段に
接続され、メモリ手段（ACM5）が記憶した交換順序に基
づき、単パルス発生回路10が出力するｎ個の単パルスか
ら第ｍのラッチ手段のラッチ動作を起動する単パルスを
選択して第ｍのラッチ手段に出力するｎ個のセレクタ４
−１〜４−４と、第ｍのラッチ手段の出力端に接続さ
れ、この接続された第ｍのラッチ手段がラッチしたタイ
ムスロットデータを、単パルス発生回路10が出力する第
ｍ番目の単パルスに同期してそれぞれ出力するｎ個のト
ランスファ回路（AND回路）９−１〜９−４とを少なく
とも有し、ｎ個のトランスファ回路（AND回路）９−１
〜９−４の各出力の論理和（ワイヤードOR）をとり多重
化することを特徴とする。

また、（ロ）上記（イ）に記載の時間スイッチにおい
て、ラッチ手段は、サンプルホールド回路８−１〜８−
４により構成されることを特徴とする。

また、（ハ）上記（イ）に記載の時間スイッチにおい
て、単パルス発生回路10は、遅延回路（遅延素子102〜1
05）と排他的論理和ゲート（Ex−OR回路101）により構
成されることを特徴とする。

また、（ニ）上記（ハ）に記載の時間スイッチにおい
て、遅延回路（遅延素子102〜105）は、アクティブな電
流切り替え回路（ECL回路）により構成され、かつ発生
する単パルスのパルス幅を可変とすることを特徴とす
る。

〔作用〕

本発明においては、遅延回路等を用いて生成した超高
速多相の単パルスにより、時分割多重化された入力デー
タを、ある任意の位相の単パルスにより空間的に展開
し、再び単パルスによって切り出し、順次、多重化する
ことにより、時間スイッチの機能を実現している。従っ
て、従来のスイッチでは、ACMを高速で読み出し、読み
出された信号を基にセレクタを高速で制御する必要があ
ったのに対して、本発明では、ACMの読み出しおよびセ
レクタの制御を低速で（すなわち、DC信号で）行えばよ
い。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明す
る。

第１図は、本発明の一実施例を示す時間スイッチの構
成図である。

第１図において、１は入力データハイウェイ、２は出
力データハイウェイ、４−１〜４−４はそれぞれ4:1の
セレクタ、５は交換の順序を記憶すACM、８−１〜８−
４はサンプルホールド回路で実現されたラッチ回路、９
−１〜９−４はAND回路で実現されたトランスファ回
路、10は４相の単パルス発生回路、11はフレーム入力端
子、12は波形成形回路である。

このように、本発明の時間スイッチは、多相の単パル
スを発生する単パルス発生回路10と、入力データラッチ
回路８−１〜８−４と、セレクタ４−１〜４−４と、ト
ランスファゲート９−１〜９−４とACM5とから構成さ
れ、セレクタ４−１〜４−４により任意の位相の単パル
スを選択して、その単パルスに基づいて任意の入力デー
タをラッチし、それらを空間的に展開して、これらのデ
ータを単パルスにより順次多重化する。

第２図および第３図は、それぞれ第１図の時間スイッ
チの動作タイムチャートであって、第２図では1:1接続
の場合、第３図では1:n接続の場合をそれぞれ示してい
る。なお、第２図、第３図中の数字は、第１図中の数字
に対応している。

第２図のタイムチャートでは、４相の単パルス10−1,
10−2,10−3,10−４を4:1セレクタにより、任意の位相
で選択する。

第２図の例では、セレクタの制御信号は４−1,4−2,4
−3,4−４に関して、＃0,＃3,＃2,＃１となっており、
4:1のセレクタ出力は、第２図に示す位相となる。すな
わち、第１図に示すように、ACM5から各セレクタ４−１
〜４−４に対して、それぞれ２本のラインを介して＃0,
＃3,＃2,＃１の値が出力されるので、各セレクタ４は単
パルス発生回路10からの単パルス入力のうち、10−1,10
−4,10−3,10−２の各パルスを選択し、前段のサンプル
ホード回路８−１〜８−４に各位相の単パルスを出力す
る。

時分割多重された入力データハイウェイ１上のデータ
は、これらの4:1のセレクタ出力をもとにして、サンプ
ルホールド回路８−１〜８−４によりラッチされる。こ
の例では、サンプルホールド回路８−1,8−2,8−3,8−
４にそれぞれラッチされるデータは、第２図の８−１〜
８−４に示すように、順にA,D,C,Bとなる。つまり、サ
ンプルホールド回路を構成するトランジスタのゲートに
印加された単パルスの位相で、各データがラッチされる
ので、A,D,C,Bの順序となる。

サンプルホールド回路８−１〜８−４にラッチされた
各データは、前述した４相の単パルス10−１〜10−４に
よりシーケンシャルにAND回路９−１〜９−４により切
り出される。そして、ワイヤードORをとって、第２図の
12で示される波形成形回路の入力波形となり、A,D_-1,C,
Bの順で時分割多重される。

次に、第３図では、1:nの接続例として、入力データ
A,B,C,Dが出力データA,B,B,Bに交換接続される場合が示
されている。この場合には、ACM5からの制御信号によ
り、4:1のセレクタ４−１〜４−４でそれぞれ＃0,＃1,
＃1,＃１に制御すればよい。すなわち、各セレクタ４−
１〜４−４の出力は、第３図の４−１〜４−４に示すよ
うに、単パルス発生回路10からの単パルス出力10−1,10
−2,10−2,10−２の位相に同期して出力されるので、サ
ンプルホールド回路８−１〜８−４では、これらの位相
に同期した位置のデータがラッチされる。そして、トラ
ンスファ回路９−１〜９−４では、それぞれ単パルス10
−1,10−2,10−3,10−４で切り出されるので、波形成形
回路12では、第３図の12に示すように、A,B,B,Bの順に
出力データハイウェイ２に出力される。

このように、セレクタ４の制御信号は、出力タイムス
ロットに対応する入力データのタイムスロット番号であ
る。

また、第３図の示す1:n接続は、放送分配（CATV）等
のサービスに有効である。

第４図および第５図は、第１図における４相の単パル
ス発生回路の具体例構成図であって、第４図は４相単パ
ルス発生回路をシフトレジスタで実現した場合を示して
おり、第５図は４相単パルス発生回路を遅延回路を組み
合わせて実現した場合を示している。また、第６図は、
第５図における可変遅延回路の具体例構成図である。

第１図において、10−１〜10−４で示した４相の単パ
ルスは、第４図に示す箇のフリップフロップからなるシ
フトレジスタにより発生される。シフトレジスタの左１
ビットは、１フレーム信号でセットされ、他のビットは
リセットされる。11はフレーム信号の入力端子である。
最初のCK信号（クロック信号）により10−１の位相の単
パルスが出力され、次のCK信号により次のフリップフロ
ップがセットされ、セットＱ出力である10−２の位相の
単パルスが出力される。次のCK信号により、３番目のフ
リップフロップがセットされ、10−３の位相の単パルス
が出力され、同じようにして次のCK信号により、４番目
のフリップフロップがセットされ、10−４の位相の単パ
ルスが出力される。10−４の単パルスは最初のフリップ
フロップのＤ端子ににフィードバックされるので、次の
CK信号により10−１の位相の単パルスが出力される。

第５図（ａ）（ｂ）には、Ex−ORゲート101と遅延回
路102〜105で構成された４相の単パルス発生回路の構成
図と信号のタイムチャートが示されている。11は、フレ
ーム信号の入力端子である。

１ビット幅は、遅延回路102〜105の各遅延時間によっ
て決定される。

端子11に、第５図（ｂ）に示す波形のフレーム信号が
入力すると、遅延回路102の出力点であるＡ点では、図
示のような遅延出力が現われる。フレーム信号と上記遅
延出力とのEx−ORがとられる結果、図示されるような出
力が現われる。これらの２つのEx−OR出力が10−１の位
相の単パルスとなって出力される。次に、これらの位相
より１遅延時間だけ遅れて10−２の位相の単パルスが、
また２遅延時間だけ遅れて10−３の位相の単パルスが、
３遅延時間だけ遅れて10−４の位相の単パルスが、それ
ぞれ出力される。

第５図（ａ）における遅延回路102〜105は、第６図に
示すようなECL回路により実現できる。

第６図においては、V_cont−V_EE間の電圧差を変化させ
ることにより、ECLのカレントスイッチを流れる電流値
を制御することができる。

入力端子Ｄに対する出力端子Ｑの遅れは、この電
流を変化させることによって制御することができる。遅
延の大きさが１タイムスロット時間となるように、V
_cont−V_EE間にある電圧を加える。

第１図の波形成形回路は、ラッチ回路により実現する
か、あるいはサンプルホールド回路のホールド信号にCK
信号を入力することにより実現することができる。

このように、本実施例においては、高速な４相の単パ
ルスを生成することにより、ACMの読み出し動作を低速
（DC信号）にし、また4:1のセレクタも高速に動作させ
る必要はなく、低速にすることができる。そのため、超
高速の時間スイッチに適切な構成を提供することが可能
である。

〔発明の効果〕

以上説明したように、本発明によれば、ACMの読み出
し動作を低速にでき、かつダイナミックに切り替える必
要がないので、ACMが速度制限にはならず、また高速に
動作するカウンタやメモリ等も不要であり、セレクタも
低速でよく、しかもラッチ回路にサンプルホールド回路
を用いているため、超高速の時間スイッチを簡単に実現
することが可能である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す時間スイッチの構成
図、第２図は第１図における時間スイッチの1:1接続の
動作タイムチャート、第３図は同じく1:n接続の動作タ
イムチャート、第４図は第１図における単パルス発生回
路をシフトレジスタで実現した場合の構成図、第５図は
第１図の単パルス発生回路を遅延回路で実現した場合の
構成図とタイムチャート、第６図は第５図の可変遅延回
路をECL回路で実現した場合の構成図、第７図は従来の
超高速時間スイッチの構成図、第８図は第７図の時間ス
イッチの動作タイムチャートである。 1:入力データハイウェイ、2:出力データハイウェイ、３
−１〜３−3:Dタイプフリップフロップ、4,4−１〜４−
4:セレクタ、5:ACM（Address Control Memory）、6:
カウンタ、7:波形成形用Ｄタイプフリップフロップ、８
−１〜８−4:サンプルホールド回路、９−１〜９−4:AN
D回路（トランスファ回路）、10:単パルス発生回路、1
1:フレーム信号入力端子、12:出力波形成形回路、101:E
x−OR回路、102〜105:遅延素子。

Claims

(57)【特許請求の範囲】

【請求項１】一フレームｎ（n:自然数）チャネルに時分
割多重された入力データハイウェイ上のタイムスロット
データの時間順序を、予め設定された交換順序に交換し
て出力データハイウェイ上に送出する時間スイッチであ
って、上記一フレーム内の各チャネルに同期したｎ個の
単パルスを順次に出力する単パルス発生手段と、それぞ
れ上記出力データハイウェイ上に第ｍ（１≦ｍ≦ｎ）番
目のチャネル用として出力するタイムスロットデータを
上記入力データハイウェイ上のタイムスロットデータか
らそれぞれ選択してラッチするｎ個のラッチ手段と、上
記予め設定された交換順序として上記ｎ個のラッチ手段
のそれぞれがラッチすべき上記入力データハイウェイ上
の各チャネルを記憶するメモリ手段と、上記第ｍ番目の
チャネル用のタイムスロットデータをラッチする第ｍの
ラッチ手段に接続され、上記メモリ手段が記憶した上記
交換順序に基づき、上記単パルス発生手段が出力するｎ
個の単パルスから上記第ｍのラッチ手段のラッチ動作を
起動する単パルスを選択して上記第ｍのラッチ手段に出
力するｎ個のセレクタ手段と、上記第ｍのラッチ手段の
出力端に接続され、該接続された第ｍのラッチ手段がラ
ッチした上記タイムスロットデータを、上記単パルス発
生手段が出力する第ｍ番目の単パルスに同期してそれぞ
れ出力するｎ個のトランスファ手段とを少なくとも有
し、上記ｎ個のトランスファ手段の各出力の論理和をと
り多重化することを特徴とする時間スイッチ。
【請求項２】上記ラッチ手段は、サンプルホールド回路
により構成されることを特徴とする特許請求の範囲第１
項記載の時間スイッチ。
【請求項３】上記単パルス発生手段は、遅延回路と排他
的論理和ゲートにより構成されることを特徴とする特許
請求の範囲第１項記載の時間スイッチ。
【請求項４】上記遅延回路は、アクティブな電流切り替
え回路により構成され、かつ発生する単パルスのパルス
幅を可変とすることを特徴とする特許請求の範囲第３項
記載の時間スイッチ。