JPH07264155A - 速度変換装置 - Google Patents
速度変換装置Info
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- JPH07264155A JPH07264155A JP6050831A JP5083194A JPH07264155A JP H07264155 A JPH07264155 A JP H07264155A JP 6050831 A JP6050831 A JP 6050831A JP 5083194 A JP5083194 A JP 5083194A JP H07264155 A JPH07264155 A JP H07264155A
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Abstract
に入力データを書き込むための書き込み分周クロック間
の位相を一致させる。 【構成】メモリ回路102Aは、入力データS14を書
き込み分周クロックS11Aに同期して書き込み、出力
データS16Aを読み出し分周クロックS13Aに同期
して読み出す。書き込みクロック分周器101Aは第1
クロックS10を分周してクロックS11Aを生じ、読
み出しクロック分周器103Aは、第2クロックS12
を分周してクロックS13Aを生ずる。位相比較器10
4Aは、クロックS11AとクロックS13Aとの位相
比較結果に基づいてスタッフ要求信号S15Aを生じ
る。速度変換回路1Bを選択する切替信号S21を受け
ると、分周器101Aは、クロックS11Aの位相を第
2の速度変換回路1Bからの分周タイミングパルスS2
2Bに一致させる。
Description
ムに用いる速度変換装置に関し、特に、冗長構成をとる
速度変換装置に関する。
に、電話回線を数回線合成するような多重装置とこれら
多重装置の生成する非同期の複数のデータを多重化する
多重化装置との間に接続され、同一構成の第1および第
2の速度変換回路からなる。これら速度変換回路は、上
記多重装置から第1クロックとこの第1クロックに同期
する入力データとを,上記多重化装置から第2クロック
を共通に受け、上記第2クロックに同期する出力データ
をそれぞれ生じ、この出力データを上記多重化装置に送
る。この多重化装置は、複数の速度変換回路からのスタ
ッフ同期された出力データを多重化する。
タを書き込み分周クロックに同期して書き込みこの書き
込まれた入力データを読み出し分周クロックに同期して
上記出力データとして読み出すメモリ回路と、上記第1
クロックを受けこの第1クロックを分周した上記書き込
み分周クロックを生じる書き込みクロック分周器と、上
記第2クロックを受けこの第2クロックを分周した読み
出し分周クロックを生ずる読み出しクロック分周器と、
上記書き込み分周クロックと上記読み出し分周クロック
との位相比較結果に基づいて上記出力データへのスタッ
フパルス挿入タイミングを示すスタッフ要求信号を生ず
る位相比較器とをそれぞれ有する。
換装置においては、2個の書き込みクロック分周器は各
各独立に分周動作するので、共通の第1クロックを受け
ていても電源投入タイミングのずれ等により分周タイミ
ングが確定せず、両クロック分周器の生じる書き込み分
周クロックの位相が互いに異なることがある。
要求信号間,および2つのメモリ回路からの出力データ
間に位相差が生じ、この結果、2つの速度変換回路を装
置メンテナンス等のために切り替える際、上記多重化装
置等の受ける出力データに同ビットの重複やビットの欠
落を生じる恐れがあるという問題があった。
一つは、第1クロックとこの第1クロックに同期する入
力データと第2クロックとを共通に受け前記第2クロッ
クに同期する出力データをそれぞれ生じる第1の速度変
換回路と第2の速度変換回路とを備え、前記第1および
第2の速度変換回路が、前記入力データを書き込み分周
クロックに同期して書き込みこの書き込まれた入力デー
タを読み出し分周クロックに同期して前記出力データと
して読み出すメモリ回路と、前記第1クロックを受けこ
の第1クロックを分周した前記書き込み分周クロックを
生じる書き込みクロック分周器と、前記第2クロックを
受けこの第2クロックを分周した読み出し分周クロック
を生ずる読み出しクロック分周器と、前記書き込み分周
クロックと前記読み出し分周クロックとの位相比較結果
に基づいて前記出力データへのスタッフパルス挿入タイ
ミングを示すスタッフ要求信号を生ずる位相比較器とを
それぞれ備え、前記第1の速度変換回路を選択する切替
信号を受けると、前記第2の速度変換回路の書き込みク
ロック分周器が、前記書き込み分周クロックの位相を前
記第1の速度変換回路のそれに一致させる手段を有す
る。
クロックを受けこの第1クロックをN(Nは整数)分周
した書き込み分周クロックとこの書き込み分周クロック
に同期した第1の分周タイミング信号とを生じる書き込
みクロック分周器と、第2クロックを受けこの第2クロ
ックをN分周した読み出し分周クロックを生じる読み出
しクロック分周器と、前記第1クロックに同期する入力
データを前記書き込み分周クロックに同期して書き込み
前記第2クロックに同期する出力データを前記読み出し
分周クロックに同期して読み出すメモリ回路と、前記書
き込み分周クロックの位相と前記読み出し分周クロック
の位相とを比較し前記出力データへのスタッフパルス挿
入タイミングを示すスタッフ要求信号を生じる位相比較
器とを備え、前記書き込みクロック分周器が、従属選択
信号と前記第1クロックのN分周クロックに同期した第
2の分周タイミング信号とを受けると、前記第2の分周
タイミング信号に位相一致した前記書き込み分周クロッ
クを生じる分周タイミング同期手段をさらに備える。
る。
る。また、図2は本実施例における主要信号のタイミン
グ図である。
装置(図示せず)と多重化装置(図示せず)との間に接
続される2つの速度変換回路1Aと1Bとからなる。速
度変換回路1Aおよび1Bは、上記多重装置から書き込
みクロックS10とこの書き込みクロックS10に同期
する入力データS14とを,上記多重化装置から読み出
しクロックS12を共通に受け、読み出しクロックS1
2に同期する出力データS16AおよびS16Bと、あ
とで詳述する出力データS16AおよびS16B対応の
スタッフ要求信号S15AおよびS15Bとをそれぞれ
生じる。
まり書き込みクロックS10の符号速度をMとすれば、
出力データS16AおよびS16Bの符号速度,つまり
読み出しクロックS12の符号速度は、(M+1)に設
定されている。Mは2以上の整数,一般には数百以上で
ある。但し、同じ時間内に速度変換回路1Aおよび1B
を入出力する有効データは、読み出しクロックS12に
歯抜けクロックを設けて同数としている。なお、書き込
みクロックS10と読み出しクロックS12とは非同期
である。
多重化装置に送られる。この多重化装置は、複数の別の
速度変換回路からのスタッフ同期された出力データとと
もに多重化する。
について説明する。速度変換回路1Aと1Bとはほぼ同
じ構成であるので、まず速度変換回路1Aについて説明
し、速度変換回路1Bについては1Aと異なる点のみを
説明する。なお、速度変換回路1Aと1Bにおいて、同
番号の回路はほぼ同じ構成・機能を有する。
込みクロックS10を受け、これをN分周して互いに位
相の異なるN個の書き込み分周クロックS11A−1〜
S11A−Nを出力する。また、書き込みクロック分周
期101Aは、書き込み分周クロックS11A−1〜S
11A−Nのいずれかに同期した分周タイミングパルス
S22を生じる。なお、図2では図示および説明の簡単
のため、N=4,M=8としており、分周タイミングパ
ルスS22Aは分周クロックS11A−4に同期してい
る。また、読み出しクロック分周器103Aは、読み出
しクロックS12を受け、これをN分周して互いに位相
の異なるN個の読み出し分周クロックS13A−1〜S
13A−Nを出力する。ここで、読み出しクロックS1
2の第6ビット(および第15ビット)が歯抜けになっ
ているので、読み出し分周クロックS13A〜S13A
−Nの第6ビット(および第15ビット)を含む部分は
分周周期が長くなっている。
みクロックS10と入力データS14と書き込み分周ク
ロックS11A−1〜S11A−Nと、読み出し分周ク
ロックS13A−1〜S13−Nとを受け、読み出し分
周クロックS13A−1〜S13−Nに同期した,つま
り歯抜けの読み出しクロックS12に同期した出力デー
タS16Aを生じる。
ックS11A−1〜S11A−Nと読み出し分周クロッ
クS13A−1〜S13A−Nとを対応する分周クロッ
ク,つまり1データ区間ごとに位相比較し、位相不一致
のデータ区間,図2では読み出しクロックS12の歯抜
け区間に、上記多重化装置でのスタッフパルス挿入のタ
イミングを示すスタッフ要求信号S15Aを出力する。
み出しクロックS12の歯抜けクロックが生成されるの
で、分周クロックS11A−1の立ち下がり付近に分周
クロックS13A−1の立ち上がりが固定されるように
なる。同様に、速度変換回路1Bにおいても、分周クロ
ックS11B−1の立ち下がり付近に分周クロックS1
3B−1の立ち上がりが固定されるので、速度変換回路
1Aの出力データS16A読み出し用の分周クロックS
13Aの位相と速度変換回路1Bの出力データS16B
読み出し用の分周クロックS13Bの位相とが一致す
る。
には、切替信号S21と、速度変換回路1Bによって分
周タイミングパルスS22Aと同様に生成された,分周
タイミングパスルS22Bとがさらに供給されている。
しかし、切替信号S21が速度変換回路1Aを選択する
“H”レベルの信号であると、この書き込みクロック分
周回路101Aは、分周タイミングパルスS22Bに
は、分周クロックS11A−1〜S11A−Nの分周タ
イミングをはじめ、いかなる影響も受けない。一方、切
替信号S21が速度変換回路1Bを選択する“L”レベ
ルの信号であると、書き込みクロック分周回路101A
は、書き込み分周クロックS11A−1〜S11A−N
の分周タイミングを分周タイミングパルスS22Bの位
相に合わせる。
とするために、速度変換回路1Bには、書き込みクロッ
ク分周器101Bの切替信号S21の入力端にインバー
タ111をさらに接続している。インバータ111は、
切替信号S21が“H”レベルのときには“L”レベル
の信号を,切替信号S21が“L”レベルのときには
“H”レベルの信号を、書き込みクロック分周器101
Bの切替信号S21の入力端に出力し、書き込みクロッ
ク分周器101Aとは異なるレベルの信号を書き込みク
ロック分周器101Bに出力する。
01Aと101Bとは、切替信号S21のレベルに応じ
て、互いの分周タイミングパルスS22AおよびS22
Bにより、それぞれの分周タイミングを制御し合うの
で、書き込み分周クロックS11A−1とS11B−
1,S11A−2とS11B−2,…,S11A−Nと
S17B−N各各の位相が一致する。さらに、書き込み
分周クロックS11A−1〜S11A−Nとこれらに対
応する書き込み分周クロックS11B−1〜S11B−
Nとの位相一致により、読み出し分周クロックS13A
−1とS13B−1,S13A−2とS13B−2,
…,S13A−NとS13B−Nの位相もそれぞれ一致
する。
よび104Bからのスタッフ要求信号S15AおよびS
15Bの位相も一致し、同様に、メモリ回路102Aお
よび102Bから出力される出力データS16Aおよび
S16Bの位相も一致する。従って、速度変換回路1A
と1Bとを切り替える際、上記多重化装置等の受ける出
力データに同ビットの重複やビットの欠落を生じる恐れ
がなくり、本速度変換装置の無瞬断切り替えが可能にな
るという効果が生じる。
分周器101Aのブロック図である。
に供給される書き込みクロックS10を4進カウント
し、この書き込みクロックS10の4入力ごとに一つの
分周クロックS11A−1をQ(出力)端子に生じる。
この4進カウンタ12は、書き込みクロックS10のカ
ウントアップごとに、分周タイミングパルスS22Aを
PCO(リプルキャリー出力)端子に出力する。
ト)端子が“H”レベルになるタイミングでリセットさ
れる。従って、速度変換回路1Aが選択されて切替信号
S21が“H”レベルとなっている場合には、切替信号
21とR端子との間に介在する抑制回路11により、R
端子は“L”レベルになるので、速度変換回路1Bから
抑制回路11の1入力端に供給される分周タイミングパ
ルスS22Bは無視される。
信号S21が“L”レベルとなっている場合には、4進
カウンタ12のR端子は分周タイミングパルスS22B
の“H”レベルごとに“H”レベルとなり、4進カウン
タ12の分周タイミングは分周タイミングパルスS22
Bに従うことになる。つまり、速度変換回路1Aの信号
タイミングは、速度変換回路1Bの信号タイミングに従
属することになる。
ップフロップ(以下、FF)13のD(データ)端子に
供給され、書き込みクロックS10はFF13のC(ク
ロック)端子に供給される。FF13は、分周クロック
S11A−1を書き込みクロックS10の1クロック分
だけずらせた分周クロックS11A−2をQ端子に生じ
る。FF14および15も、同様の動作によって、分周
クロックS11A−3およびS11A−4をそれぞれ生
じる。
は、メモリ回路102AがNビットメモリの場合には、
書き込み分周クロックS11A−1ないしS11A−N
のN個のクロックを出力する必要がある。従って、この
場合には、4進カウンタ12をN進カウンタに代え、フ
リップフロップも(N−1)個必要となる。
込みクロック分周器101Aと同様に、4進カウンタと
3個のフリップフロップとで構成される。但し、この4
進カウンタには分周タイミングパルスS22Aおよび2
2Bの入出力機能を必要としない。
Aのブロック図である。
ップ回路を用いたシフトレジスタ型の記憶回路である。
RS型のFF25,26および27の各C端子には書き
込みクロックS10を供給する。また、FF25のQ端
子とFF26のD端子とを、FF26のQ端子とFF2
7のD端子とを、それぞれ接続している。いま、FF2
5のD端子にデータS14を供給すると、FF25,2
6および27のQ端子にはデータS14を書き込みクロ
ックS10の1クロック分だけそれぞれ遅延させた信号
(遅延データ)が生ずる。
C端子には分周クロックS11A−1,S11A−2,
S11A−3およびS11A−4をそれぞれ供給する。
一方、FF21のD端子にはデータS14を、FF2
2,23および24のD端子には、FF25,26およ
び27のQ端子からの遅延データをそれぞれ受ける。す
ると、FF21,22,23および24は、次に分周ク
ロックS11A−1,S11A−2,S11A−3およ
びS11A−4が供給されるまで、D端子に受けたデー
タS14および上記遅延データをQ端子にそれぞれラッ
チする。
にラッチされた信号(データ)は、セレクタ28に供給
される。セレクタ28は、分周クロックS13A−1,
S13A−2,S13A−3およびS13A−4各各の
供給タイミングで、FF21,22,23および24の
Q端子にラッチされた信号を順次読み出し、出力データ
S16Aを生じる。
Aのブロック図である。
は、D端子に分周クロックS11A−1,S11A−
2,S11A−3およびS11A−4をそれぞれ受け、
C端子に分周クロックS13A−1,S13A−2,S
13A−3およびS13A−4をそれぞれ受け、分周ク
ロックS13A−1,S13A−2,S13A−3およ
びS13A−4の立ち上がり時における分周クロックS
11A−1,S11A−2,S11A−3およびS11
A−4のレベルをQ端子にそれぞれラッチする。そし
て、FF41,42,43および44の全てのQ端子の
レベルをNAND回路45に入力する。この結果、NA
ND回路45の出力端には、分周クロックS11とS1
3との位相不一致のあるタイミング(図2における読み
出しクロックS12の第6,第15ビット等)でスタッ
フ要求信号S15が出力される。
度変換回路を選択する切替信号を受けると、第2の速度
変換回路の書き込みクロック分周器が、書き込み分周ク
ロックの位相を前記第1の速度変換回路のそれに一致さ
せる手段を有するので、上記第1および第2の速度変換
回路からのスタッフ要求信号の位相を一致させることが
できるという効果がある。
分周クロックの位相も、上記スタッフ要求信号に基づく
スタッフ同期により、一致させることが可能となり、上
記第1および第2の速度変換回路からの出力データの位
相を合わせることが可能となる。この結果、上記第1の
速度変換回路から第2の速度変換回路へ,または逆に上
記第2の速度変換回路から第1の速度変換回路への切り
替えにおいては、上記出力データの同ビット重複やビッ
ト欠落を生じることなく、無瞬断切替えが可能になると
いう効果を有する。
る。
1Aのブロック図である。
ク図である。
ク図である。
Claims (4)
- 【請求項1】 第1クロックとこの第1クロックに同期
する入力データと第2クロックとを共通に受け前記第2
クロックに同期する出力データをそれぞれ生じる第1の
速度変換回路と第2の速度変換回路とを備え、 前記第1および第2の速度変換回路が、前記入力データ
を書き込み分周クロックに同期して書き込みこの書き込
まれた入力データを読み出し分周クロックに同期して前
記出力データとして読み出すメモリ回路と、前記第1ク
ロックを受けこの第1クロックを分周した前記書き込み
分周クロックを生じる書き込みクロック分周器と、前記
第2クロックを受けこの第2クロックを分周した読み出
し分周クロックを生ずる読み出しクロック分周器と、前
記書き込み分周クロックと前記読み出し分周クロックと
の位相比較結果に基づいて前記出力データへのスタッフ
パルス挿入タイミングを示すスタッフ要求信号を生ずる
位相比較器とをそれぞれ備え、 前記第1の速度変換回路を選択する切替信号を受ける
と、前記第2の速度変換回路の書き込みクロック分周器
が、前記書き込み分周クロックの位相を前記第1の速度
変換回路のそれに一致させる手段を有することを特徴と
する速度変換装置。 - 【請求項2】 前記書き込みクロック分周器が、前記書
き込み分周クロックに同期する分周タイミング信号をさ
らに生じ、 前記第1の速度変換回路を選択する切替信号を受ける
と、前記第2の速度変換回路の書き込みクロック分周器
が、前記第1の速度変換回路の書き込みクロック分周器
からの前記分周タイミング信号を受けて前記書き込み分
周クロックの位相を前記第1の速度変換回路のそれに一
致させることを特徴とする請求項1記載の速度変換装
置。 - 【請求項3】 第1クロックを受けこの第1クロックを
N(Nは整数)分周した書き込み分周クロックとこの書
き込み分周クロックに同期した第1の分周タイミング信
号とを生じる書き込みクロック分周器と、第2クロック
を受けこの第2クロックをN分周した読み出し分周クロ
ックを生じる読み出しクロック分周器と、前記第1クロ
ックに同期する入力データを前記書き込み分周クロック
に同期して書き込み前記第2クロックに同期する出力デ
ータを前記読み出し分周クロックに同期して読み出すメ
モリ回路と、前記書き込み分周クロックの位相と前記読
み出し分周クロックの位相とを比較し前記出力データへ
のスタッフパルス挿入タイミングを示すスタッフ要求信
号を生じる位相比較器とを備え、 前記書き込みクロック分周器が、従属選択信号と前記第
1クロックのN分周クロックに同期した第2の分周タイ
ミング信号とを受けると、前記第2の分周タイミング信
号に位相一致した前記書き込み分周クロックを生じる分
周タイミング同期手段をさらに備えることを特徴とする
速度変換装置。 - 【請求項4】 前記書き込みクロック分周器が、前記第
1クロックを受けて前記書き込み分周クロックの第1位
相にある第1書き込み分周クロックとこの第1書き込み
分周クロックに同期した前記第1の分周タイミング信号
を生じまた前記従属選択信号と前記第2の分周タイミン
グ信号とを受けると前記第1書き込み分周クロックの位
相をこの第2の分周タイミング信号の位相に一致させる
N進カウンタと、前記第1クロックと第n(nは1ない
し(N−1)の整数)書き込み分周クロックとを受けて
前記書き込み分周クロックの第(1+n)位相にある第
(1+n)書き込み分周クロックをそれぞれ生じる(N
−1)個のフリップフロップとを備えることを特徴とす
る請求項3記載の速度変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6050831A JP2872036B2 (ja) | 1994-03-22 | 1994-03-22 | 速度変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6050831A JP2872036B2 (ja) | 1994-03-22 | 1994-03-22 | 速度変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07264155A true JPH07264155A (ja) | 1995-10-13 |
JP2872036B2 JP2872036B2 (ja) | 1999-03-17 |
Family
ID=12869712
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6050831A Expired - Fee Related JP2872036B2 (ja) | 1994-03-22 | 1994-03-22 | 速度変換装置 |
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Country | Link |
---|---|
JP (1) | JP2872036B2 (ja) |
-
1994
- 1994-03-22 JP JP6050831A patent/JP2872036B2/ja not_active Expired - Fee Related
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---|---|
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