JPS5911057A - スタツフ同期回路 - Google Patents
スタツフ同期回路Info
- Publication number
- JPS5911057A JPS5911057A JP12089282A JP12089282A JPS5911057A JP S5911057 A JPS5911057 A JP S5911057A JP 12089282 A JP12089282 A JP 12089282A JP 12089282 A JP12089282 A JP 12089282A JP S5911057 A JPS5911057 A JP S5911057A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- output
- circuit
- stuff
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、スタッフ同期回路に係り、特に無線回線用ス
タッフ回期回路に関する。
タッフ回期回路に関する。
従来、この種の無線回線用スタッフ同期回路は同様の構
成要素金子々含みながら、送信側の回路と受信側の回路
が個別に設計され、製造されており、この場合、開発費
、試作費が２倍近くになる欠点があった。
成要素金子々含みながら、送信側の回路と受信側の回路
が個別に設計され、製造されており、この場合、開発費
、試作費が２倍近くになる欠点があった。
本発明は、上記スタッフ同期回路において、送信側と受
信側で共用できる位相比較器ヲ用い、内部に送信側、受
信側の機能を個別に実現できる様スイッチを設けること
により％ １つの回路で、送信側受信側の両機能全実現
できる様にした回路を１ノド供するものである。
信側で共用できる位相比較器ヲ用い、内部に送信側、受
信側の機能を個別に実現できる様スイッチを設けること
により％ １つの回路で、送信側受信側の両機能全実現
できる様にした回路を１ノド供するものである。
本発明の無線回線用スタッフ同期回路は、入力データに
同期した第１のクロック入力端子卦よび、木回路の出力
データ音読み＋ｆ３すべき第２のクロ。
同期した第１のクロック入力端子卦よび、木回路の出力
データ音読み＋ｆ３すべき第２のクロ。
りの入力端子と、フレーム内の各棹パルスのタイミング
信号’ｔ＜生させるフレームタイミング発生器と、フレ
ームタイミング発生５１ｃ動作させるクロックとして、
前記第１のクロックを、第２のクロックｔＡ択する第１
のスイッチと、スタッフ同期を行うためのクロックのイ
ンヒビッ）”を第１ ツクロックで行うかまたは第２の
クロックで行うことを′Ａζ釈する為の第２のスイッチ
と、上記第１のクロ、りと第２のクロックの位相比較す
る比較器と、入力データ中に多重化されているスタッフ
情報ｋＡみ出す為のスタッフ情報請出回路と、スタッフ
パルスのタイミングでクロック全イン上ビットするか否
か全７央定する４３号を位相比較器出力を用いるか搾た
はスタッフ情報ｔ１元出回路の出力を用いろか・１釈を
行う第３のスイッチを有し、これらスイッチを切替ると
とで送信側回路にも受信側口る。
信号’ｔ＜生させるフレームタイミング発生器と、フレ
ームタイミング発生５１ｃ動作させるクロックとして、
前記第１のクロックを、第２のクロックｔＡ択する第１
のスイッチと、スタッフ同期を行うためのクロックのイ
ンヒビッ）”を第１ ツクロックで行うかまたは第２の
クロックで行うことを′Ａζ釈する為の第２のスイッチ
と、上記第１のクロ、りと第２のクロックの位相比較す
る比較器と、入力データ中に多重化されているスタッフ
情報ｋＡみ出す為のスタッフ情報請出回路と、スタッフ
パルスのタイミングでクロック全イン上ビットするか否
か全７央定する４３号を位相比較器出力を用いるか搾た
はスタッフ情報ｔ１元出回路の出力を用いろか・１釈を
行う第３のスイッチを有し、これらスイッチを切替ると
とで送信側回路にも受信側口る。
次に、本発明の実施例に°ついて図面を参照して説明す
る。第１図を、贅胛すると、本発明の実施例は、送受共
用された無線回紗用スタック同期回路を示しておシ、デ
ータの入力端子１０およびそのデータに同期した第１の
クロック入力端子１１と出力データ’ｋ ’ＡＲ出すた
めの第２のクロック入力端子２０と、多重化前のデータ
の出力端子３ｏ、＋３−よび多６化後のデータの出力端
子３１とそのデータに回期したクロックの出力端子３２
と、フレームパルスの入力端子４０と位相比較器の出力
端子５０と、クロック入力端子１１からの第１のクロッ
ク１０１と第１のクロックインヒピットパルス１０２を
入力とする第１のクロックインヒビットゲート１０３と
、同ゲート１０３の出力で動作する分周器第１の１０４
と、クロック入力端子２０からの第２のクロック２０１
と第２のクロックインヒビットバルス２０２’（ｉ−人
力とする第２のクロックインヒビットゲート２０３と、
同ゲート２０３の出力で動作する第１の分周器２０４と
、分周器１０４と分周器゛２０４の位相比較を行う位相
比較器２１０と、その出力を保持する為の７リソプフロ
ツプ２１１と、分周器１０４と分周器２０４の出力で制
御されるエラスティックメモリー３００と、フレームタ
イミング１れ生器４００と、入力データ中のスタッフ情
報を、１元み出すスタ、）情報読出回路５００と、エラ
スティックメモリー出力の中にフレーム同［υｌ信号、
スタッフ情報、などを多重化する多重化回路３１０と、
この多重化回路入力信号を１洸み出し、データ出力端子
３０に出力するフリップフロップ３３０と、多ＩＦ化回
路３１０の出力信号を読み出しデータ出力端子３１に出
力するフリップフロップ３３１ ト、七４己フレームタ
イミング竜生：塁の出力により制御される・ｆンヒビッ
トパルス発生器４５０と、送信側ではクロック入力端子
２０の信号を受信側ではクロック入力端子１１の信号を
ぺ択し、フレームタイミング発生器４００に供、拾する
第１のスイッチ６０１と、クロックインヒビットパルス
発生器５００の出力クロックインヒビットパルス５０１
に送信側では、ゲート２０３に、受信１′ｌ′ｌｌｌで
はゲー）１０３に供給する第２のスイッチ６０２とクロ
ックィンヒビットパルス発生器４００のスタッフパルス
のタイミングを制御する信号４０１を送信側では位相比
較器２１０の出力を１フレーム内保持するフリップフロ
ップ２１１の出力信号２１２とし、受（ｉ側ではスタッ
フ情報読出回路５００の出力信号５０１とする第３のス
イ、チロ０３とを含む。
る。第１図を、贅胛すると、本発明の実施例は、送受共
用された無線回紗用スタック同期回路を示しておシ、デ
ータの入力端子１０およびそのデータに同期した第１の
クロック入力端子１１と出力データ’ｋ ’ＡＲ出すた
めの第２のクロック入力端子２０と、多重化前のデータ
の出力端子３ｏ、＋３−よび多６化後のデータの出力端
子３１とそのデータに回期したクロックの出力端子３２
と、フレームパルスの入力端子４０と位相比較器の出力
端子５０と、クロック入力端子１１からの第１のクロッ
ク１０１と第１のクロックインヒピットパルス１０２を
入力とする第１のクロックインヒビットゲート１０３と
、同ゲート１０３の出力で動作する分周器第１の１０４
と、クロック入力端子２０からの第２のクロック２０１
と第２のクロックインヒビットバルス２０２’（ｉ−人
力とする第２のクロックインヒビットゲート２０３と、
同ゲート２０３の出力で動作する第１の分周器２０４と
、分周器１０４と分周器゛２０４の位相比較を行う位相
比較器２１０と、その出力を保持する為の７リソプフロ
ツプ２１１と、分周器１０４と分周器２０４の出力で制
御されるエラスティックメモリー３００と、フレームタ
イミング１れ生器４００と、入力データ中のスタッフ情
報を、１元み出すスタ、）情報読出回路５００と、エラ
スティックメモリー出力の中にフレーム同［υｌ信号、
スタッフ情報、などを多重化する多重化回路３１０と、
この多重化回路入力信号を１洸み出し、データ出力端子
３０に出力するフリップフロップ３３０と、多ＩＦ化回
路３１０の出力信号を読み出しデータ出力端子３１に出
力するフリップフロップ３３１ ト、七４己フレームタ
イミング竜生：塁の出力により制御される・ｆンヒビッ
トパルス発生器４５０と、送信側ではクロック入力端子
２０の信号を受信側ではクロック入力端子１１の信号を
ぺ択し、フレームタイミング発生器４００に供、拾する
第１のスイッチ６０１と、クロックインヒビットパルス
発生器５００の出力クロックインヒビットパルス５０１
に送信側では、ゲート２０３に、受信１′ｌ′ｌｌｌで
はゲー）１０３に供給する第２のスイッチ６０２とクロ
ックィンヒビットパルス発生器４００のスタッフパルス
のタイミングを制御する信号４０１を送信側では位相比
較器２１０の出力を１フレーム内保持するフリップフロ
ップ２１１の出力信号２１２とし、受（ｉ側ではスタッ
フ情報読出回路５００の出力信号５０１とする第３のス
イ、チロ０３とを含む。
第２Ｍはフレームタイミング発生器の出方信号であると
ころのフレームパルス４０１フレーム同期パルスタイミ
ング信号４ｏ２、スタッフ情報パルスタイミング信号４
０３．スタッフパルスタイミング信号４０４のタイミン
グ関係を示しており、この図では、送信側出力データま
たは、受信側入力データにおいてＮビットに１ビット周
期的に、フレーム同期パルス、スタッフ゛ｌｆｆ報パル
ス、スタッフパルスが順次多重化されている例について
示している。
ころのフレームパルス４０１フレーム同期パルスタイミ
ング信号４ｏ２、スタッフ情報パルスタイミング信号４
０３．スタッフパルスタイミング信号４０４のタイミン
グ関係を示しており、この図では、送信側出力データま
たは、受信側入力データにおいてＮビットに１ビット周
期的に、フレーム同期パルス、スタッフ゛ｌｆｆ報パル
ス、スタッフパルスが順次多重化されている例について
示している。
第３図は、位相比較器２１０の構成と動作を示しており
、位相比較器出力は、位相差に対しで矩形波となる。
、位相比較器出力は、位相差に対しで矩形波となる。
第４図は、第１図に示す本発明の回路を用いた送信側ス
タッフ同期回路の構成を示しており、本発明のスタッフ
同期回路のデータ入力端子１０゜クロック入力端子１１
に同期化すべき、データクロックを接に児し、このデー
タは、第２のクロツク入力端子２０ｖＣ人力される主ク
ロツク発生器６０に依りスタッフ同期化される。
タッフ同期回路の構成を示しており、本発明のスタッフ
同期回路のデータ入力端子１０゜クロック入力端子１１
に同期化すべき、データクロックを接に児し、このデー
タは、第２のクロツク入力端子２０ｖＣ人力される主ク
ロツク発生器６０に依りスタッフ同期化される。
スタッフ同期とは、本来非同期の１数の信号を１つの主
クロックに同期化するものであり、本実施例の説明では
便宜上送信側、受信側について単一のイバ号の同期化の
動作を示すが、勿論値数の非同期信号を扱う場合にも全
く同様に本発明の実柿例は構成できる。
クロックに同期化するものであり、本実施例の説明では
便宜上送信側、受信側について単一のイバ号の同期化の
動作を示すが、勿論値数の非同期信号を扱う場合にも全
く同様に本発明の実柿例は構成できる。
送信側の動作は次のとおりである。フレーノ・タイミン
グ発生器は第２のクロックつｔｐ主クロック発生器５０
に依り動作しており、ｒｏｌのクロックと第２のクロッ
クの位相比較の結果、第１のクロックに比べ周波数の高
い第２のクロックの位相がある値を越えて進んだとき、
フレームパルスのタイミングで１フレームに１回判定さ
れスタッフパルスのタイミングで１フレームに１回第２
のクロックが１回削除され位相が遅れ、分周器２０４に
供給される。多重化回路３１０では、フレームＦＩ Ｊ
ｔＪ］信号スタッフ情報、スタッフパルスなどが多重化
される。データ出力端子３１およびクロック出力端子３
２の出力が送信信号となる。
グ発生器は第２のクロックつｔｐ主クロック発生器５０
に依り動作しており、ｒｏｌのクロックと第２のクロッ
クの位相比較の結果、第１のクロックに比べ周波数の高
い第２のクロックの位相がある値を越えて進んだとき、
フレームパルスのタイミングで１フレームに１回判定さ
れスタッフパルスのタイミングで１フレームに１回第２
のクロックが１回削除され位相が遅れ、分周器２０４に
供給される。多重化回路３１０では、フレームＦＩ Ｊ
ｔＪ］信号スタッフ情報、スタッフパルスなどが多重化
される。データ出力端子３１およびクロック出力端子３
２の出力が送信信号となる。
第５図は、第１園に示す本発明の回路を用いた受信側ス
タック同期回路の構成を示しており、木４へ明のデータ
入力端子１０．ｊ”ｔ’４１のクロック入力端子１１に
受信祠調信号金入力し、位相比較器出力信号端子５０の
出力を、自動位相制御信号とする電圧制御発振器７０の
出力全第２のクロック入力端子２０に接続し、データ出
力端子３０およびクロック出力＼喘子３２の出カケ受信
側の出カイ高−号として腟る。受信側のフレームタイミ
ングイへ生器４００け、本回路の前に置かれるフレーム
同期回路８０からの同期パルスに依りりナツトがかけら
れ、第１のクロックの入力端子１１の信号をクロックと
して動作しており、…■記送信側回路で多重化されたス
タッフＩｎ報を硯み出すスタッフ情報現出回路５００の
出力に依り送信側でスタッフが行なわれたか百かｋ ”
ｔ’ｌｌ定し、インヒピットノくルス発生器５００は、
多１」（化されたすべての）くルスの夕 。
タック同期回路の構成を示しており、木４へ明のデータ
入力端子１０．ｊ”ｔ’４１のクロック入力端子１１に
受信祠調信号金入力し、位相比較器出力信号端子５０の
出力を、自動位相制御信号とする電圧制御発振器７０の
出力全第２のクロック入力端子２０に接続し、データ出
力端子３０およびクロック出力＼喘子３２の出カケ受信
側の出カイ高−号として腟る。受信側のフレームタイミ
ングイへ生器４００け、本回路の前に置かれるフレーム
同期回路８０からの同期パルスに依りりナツトがかけら
れ、第１のクロックの入力端子１１の信号をクロックと
して動作しており、…■記送信側回路で多重化されたス
タッフＩｎ報を硯み出すスタッフ情報現出回路５００の
出力に依り送信側でスタッフが行なわれたか百かｋ ”
ｔ’ｌｌ定し、インヒピットノくルス発生器５００は、
多１」（化されたすべての）くルスの夕 。
イミングでクロックインヒビ、ットノくルス５０１ ｆ
ｆｉ出力する。このクロックインヒビツトノ（ルス５０
１は、、Ｊ！２のスィッチ６０２全通して、クロツクイ
ンヒビットゲート１０３に入力され、受信復調クロック
つまり第１のクロックを送信側で月別されたパルスのタ
イミングのみインヒビ、ツトする。この時定のタイミン
グでインヒビ、ツトされた第１のクロックパルスと、第
２のクロックツくルスの位相比較結果が、電圧制御発振
器７０を制御しており数フレームの長周期で観測すれば
、両者のクロックの立上り数としては寿しくなる様制御
される。
ｆｉ出力する。このクロックインヒビツトノ（ルス５０
１は、、Ｊ！２のスィッチ６０２全通して、クロツクイ
ンヒビットゲート１０３に入力され、受信復調クロック
つまり第１のクロックを送信側で月別されたパルスのタ
イミングのみインヒビ、ツトする。この時定のタイミン
グでインヒビ、ツトされた第１のクロックパルスと、第
２のクロックツくルスの位相比較結果が、電圧制御発振
器７０を制御しており数フレームの長周期で観測すれば
、両者のクロックの立上り数としては寿しくなる様制御
される。
この様に、本発明の１回路を用いることに依り、１１類
の回路で送信側、受信側のスタ、）同期回路を構成する
ことができる。
の回路で送信側、受信側のスタ、）同期回路を構成する
ことができる。
本発明）・ま、以上説明ｌ−た様に、無線回線用スタッ
フ同期回路が１つの回路で送信側、受信側１に使い分け
られる様に構成されていることに依り、１種類の回路を
設は製遺することで送受の機６１１を実現され、２種類
の回路を設は製造する場合に比べ、設計試作の費用を半
分近くにすることができまた回路当りの生産敬が２倍と
なる為習熟に依るコストダウンも期待できる０
フ同期回路が１つの回路で送信側、受信側１に使い分け
られる様に構成されていることに依り、１種類の回路を
設は製遺することで送受の機６１１を実現され、２種類
の回路を設は製造する場合に比べ、設計試作の費用を半
分近くにすることができまた回路当りの生産敬が２倍と
なる為習熟に依るコストダウンも期待できる０
第１図は、本発明の一実廁例である送受供用化された無
線回線用スタッフ同期回路のブロック１図で示した回路
図、第２図は、第１図に示したフレームタイミング発生
器の出力信号の一例を示したタイミング図、第３図（ａ
）〜（Ｃ）は各々位相比較器の構成と動作を示す説明図
、第４図は、第１図に示した本発明の回路を用いた送信
側スタッフ同期回路金示すブロック図、第５図は第２図
に示した本発明の回路を用いた受信側スタッフ同期回路
を示すプロ、り図、である。 なお図において、 １０ データの入力端子、１１ ・・・第１のクロッ
ク入力ＡＡ子、２０・・ 第２のクロック入力端子、３
０ 多ｉｑ化前のデータ出力端子、３１・。 多重化後のデータ出力端子、３２． クロックの出力端
子、４０・ フレームパルスの入力端子、５０ 位相
比較器の出力端子、６０・・・・・主クロツク発振器、
７０・ １；・、圧制御発振器、８０・・・フレーム
同期回路、１０１・・・・・第１のクロック。 １０２・・第１のクロックインヒビットパルス、１０３
・・・−肌１のクロックインヒビットゲート、１０ 、
Ｉ・・・・・第１の分周器、２０１・・・第２のクロッ
”、２０２ ・・・第２のクロックインヒピットパル
ス、２０３・ ・・第２のクロックインヒビットゲート
、２０４・・・第２の分周２（，２１０・・ 位相比較
器、２１１・・・・・フリップフロップ％３０（１・・
・、エラスティックメモリー、４００・・・・フレーム
タイミング発生器、５０ｆｌ・・・ スタッフ情報読出
回路、３１０・ 多重化回路、３３０・・・・フリッ
プフロップ、３３１・・・フリップフロ１．ブ、４５０
・・・・・・インヒビットパルス発生ｉＲ，６０１・・
・・・第１・・・・第３のスイッチ、である。 ｒ−−−ｍ− ベカテーク −一」／θ へカクロック −一一詰／１ □ □ ω 第 ４ 膳 ０ ／Ｕ 寮 ５ 図 ｍ＝ Ｊ／ニ 出力テーク □ ３？二 出力クロック □ 一一１ 一−−−−−− □ 、Ｊ
線回線用スタッフ同期回路のブロック１図で示した回路
図、第２図は、第１図に示したフレームタイミング発生
器の出力信号の一例を示したタイミング図、第３図（ａ
）〜（Ｃ）は各々位相比較器の構成と動作を示す説明図
、第４図は、第１図に示した本発明の回路を用いた送信
側スタッフ同期回路金示すブロック図、第５図は第２図
に示した本発明の回路を用いた受信側スタッフ同期回路
を示すプロ、り図、である。 なお図において、 １０ データの入力端子、１１ ・・・第１のクロッ
ク入力ＡＡ子、２０・・ 第２のクロック入力端子、３
０ 多ｉｑ化前のデータ出力端子、３１・。 多重化後のデータ出力端子、３２． クロックの出力端
子、４０・ フレームパルスの入力端子、５０ 位相
比較器の出力端子、６０・・・・・主クロツク発振器、
７０・ １；・、圧制御発振器、８０・・・フレーム
同期回路、１０１・・・・・第１のクロック。 １０２・・第１のクロックインヒビットパルス、１０３
・・・−肌１のクロックインヒビットゲート、１０ 、
Ｉ・・・・・第１の分周器、２０１・・・第２のクロッ
”、２０２ ・・・第２のクロックインヒピットパル
ス、２０３・ ・・第２のクロックインヒビットゲート
、２０４・・・第２の分周２（，２１０・・ 位相比較
器、２１１・・・・・フリップフロップ％３０（１・・
・、エラスティックメモリー、４００・・・・フレーム
タイミング発生器、５０ｆｌ・・・ スタッフ情報読出
回路、３１０・ 多重化回路、３３０・・・・フリッ
プフロップ、３３１・・・フリップフロ１．ブ、４５０
・・・・・・インヒビットパルス発生ｉＲ，６０１・・
・・・第１・・・・第３のスイッチ、である。 ｒ−−−ｍ− ベカテーク −一」／θ へカクロック −一一詰／１ □ □ ω 第 ４ 膳 ０ ／Ｕ 寮 ５ 図 ｍ＝ Ｊ／ニ 出力テーク □ ３？二 出力クロック □ 一一１ 一−−−−−− □ 、Ｊ
Claims (1)
- 無蔵回線用スタッフ同期回路において、入力データに同
期した第１のクロックの入力端子および不１ｒｊｌ路の
出力データ全１．丸み出すべき第２のクロックの入力端
子と、フレーム内の各種パルスのタイミング措号孕伯主
させるフレームタイミング光生器と、該フレームタイミ
ング沼生器全動作させるクロックとして前４己＞＝ １
のクロック寸たｒよ前、可己第２のフロラクラ、謬択す
る第１のスイッチと、スタッフ同１ｔＪＪｒイー〒う為
のクロックのインヒビットを前Ａ＋： 第１のクロック
で行うかまたは前記第２のクロックで行うかｆ、ン橿択
する第２のスイッチと、前記、−！１１のクロックと、
前記第２のクロックの位相を比戎するｂγ相比４ｊＱ
５と、入力データ中に多重化されているヌタッノ情報全
面、み出す為のスタッフ情＠硯出回路と、スタッフパル
スのタイミングでクロック全イン上ビットするか否かを
決定するイδ号全位相比較器出力を用いるか一土たはス
４ッフ情報読出回路の出力を用いるかの選択を行う第３
のスイッチとを有し、送信側と受信側で共用できること
−＞ｉ特徴とするスタッフ同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12089282A JPS5911057A (ja) | 1982-07-12 | 1982-07-12 | スタツフ同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12089282A JPS5911057A (ja) | 1982-07-12 | 1982-07-12 | スタツフ同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5911057A true JPS5911057A (ja) | 1984-01-20 |
| JPS6350896B2 JPS6350896B2 (ja) | 1988-10-12 |
Family
ID=14797567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12089282A Granted JPS5911057A (ja) | 1982-07-12 | 1982-07-12 | スタツフ同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911057A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6125340A (ja) * | 1984-07-16 | 1986-02-04 | Nec Corp | 速度変換回路 |
| JPH01128068U (ja) * | 1988-02-25 | 1989-08-31 | ||
| JPH0620401U (ja) * | 1992-05-01 | 1994-03-18 | 文男 原 | シャツ |
-
1982
- 1982-07-12 JP JP12089282A patent/JPS5911057A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6125340A (ja) * | 1984-07-16 | 1986-02-04 | Nec Corp | 速度変換回路 |
| JPH01128068U (ja) * | 1988-02-25 | 1989-08-31 | ||
| JPH0620401U (ja) * | 1992-05-01 | 1994-03-18 | 文男 原 | シャツ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350896B2 (ja) | 1988-10-12 |
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