CN105007081A - 一种四相位数模转换方法及数模转换器 - Google Patents
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Abstract
本发明公开了一种四相位数模转换方法及数模转换器，包括使经四次采样得到的四组数据流与内部基准时钟同步；对内部基准时钟进行90度相位延迟，得到内部延迟时钟，内部基准时钟和所述内部延迟时钟在内部基准时钟的一个周期内产生四个边沿；使同步后的四组数据流对应在四个边沿处分时输出，以合成一组数据流；将合成的一组数据流转换为模拟信号。本发明利用两个频率相同的内部时钟使在内部基准时钟的一个周期内经四次采样得到的码流为Fs/4的四组数据流分别在内部时钟产生的四个边沿处输出，以将四组数据流合成一组码流为Fs的一组数据流，进而可在内部时钟频率为采样率的1/4倍的情况下进行数模转换。
Description
技术领域
本发明涉及集成电路技术领域，尤其涉及一种四相位数模转换方法及数模转换器。
背景技术
超高速数模转换器在宽带无线通信、高速任意波形发生器、宽带光纤通信等领域有广泛应用，是相关系统中的核心器件。在这些应用中，对数模转换器的采样率有较高要求，从数GSPS到数十GSPS不等，这对于传统电路结构提出了严峻的挑战。在传统的电流舵型数模转换器中，电路内部时钟频率与采样率相同，对于高速数模转换器而言，这意味着内部时钟频率也需要达到数GHz到数十GHz。然而，受到互连线寄生、晶体管性能等因素的制约，电路内部时钟频率很难提高，这成为了限制采样率进一步提高的瓶颈。
为了缓解这一矛盾，采样率大于1GSPS的模数转换器中通常采用双边沿采样技术，使电路分别在时钟信号的上升沿和下降沿刷新输出信号，从而使得电路内部最高时钟频率降低为采样率的一半，降低了对时钟分配网络和时钟驱动电路带宽的要求。在最高时钟频率不变的前提下，电路可以实现的最高采样率比传统电路结构高一倍，有效提高了数模转换器的采样率。
然而随着通信带宽的拓展，对数模转换器采样率的要求越来越高，例如，应用于100G光通信网络中的超高速数模转换器，采样率已经达到64GSPS，因此，双边沿采样技术也已经不能满足应用的需求，这就需要相对双边沿采样技术，进一步降低电路内部时钟频率。
发明内容
本发明实施例的目的是为了解决现有技术中双边沿采样技术无法满足更高采样率的需求的问题，提供一种可进一步降低时钟频率的四相位数模转换方法及数模转换器。
为实现上述目的，本发明采用的技术方案为：1一种四相位数模转换方法，包括：
使经四次采样得到的四组数据流与内部基准时钟同步，其中，每组数据流具有n路数据流，n为所述四相位数模转换器的分辨率；
对所述内部基准时钟进行90度相位延迟，得到内部延迟时钟，所述内部基准时钟和所述内部延迟时钟在所述内部基准时钟的一个周期内产生四个边沿；
使同步后的四组数据流对应在所述四个边沿处分时输出，以合成一组数据流；
将所述合成的一组数据流转换为模拟信号。
优选的是，所述使同步后的四组数据流对应在所述四个边沿处分时输出，以合成一组数据流包括：
对同步后的四组数据流进行逐级合成，第一级对同步后的四组数据流两两配对，且使相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出，以将同步后的四组数据流合成两组数据流；第二级使第一级输出的两组数据流分别在所述内部延迟时钟的高电平和低电平期间输出，以将同步后的四组数据流合成一组数据流。
优选的是，所述方法还包括：
鉴别所述内部基准时钟与所述内部延迟时钟之间的相位差；
根据鉴别结果纠正所述内部基准时钟与所述内部延迟时钟之间的相位差。
为了实现上述目的，本发明采用的技术方案为：一种四相位数模转换器，包括：
同步电路，用于使经四次采样得到的四组数据流与内部基准时钟同步，其中，每组数据流具有n路数据流，n为所述四相位数模转换器的分辨率；
延迟调节电路，用于对所述内部基准时钟进行90度相位延迟，得到内部延迟时钟，所述内部基准时钟和所述内部延迟时钟在所述内部基准时钟的一个周期内产生四个边沿；
复用电路，用于使同步后的四组数据流对应在所述四个边沿处分时输出，以合成一组数据流；以及，
电流开关阵列，用于将所述复用电路输出的一组数据流转换为模拟信号。
优选的是，所述复用电路包括用于对同步后的四组数据流进行逐级合成的两级复用电路，第一级复用电路对同步后的四组数据流两两配对，且使相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出，以将同步后的四组数据流合成两组数据流；第二级复用电路使第一级输出的两组数据流分别在所述内部延迟时钟的高电平和低电平期间输出，以将同步后的四组数据流合成一组数据流。
优选的是，所述第一级复用电路具有两组第一级复用单元，每组第一级复用单元使同步后的相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出；
每个第一级复用单元包括第一数据流通路、第二数据流通路和第一级选通门，所述第一数据流通路包括顺次级联的第一锁存器和第二锁存器，所述第一锁存器和第二锁存器的作用时钟分别为所述内部基准时钟和负的所述内部基准时钟；所述第二数据流通路包括顺次级联的第三锁存器、第四锁存器和第五锁存器，所述第三锁存器和第五锁存器的作用时钟为所述内部基准时钟，所述第四锁存器的作用时钟为负的所述内部基准时钟；所述第一级选通门在所述内部基准时钟为低电平期间选通所述第一数据流通路，在所述内部基准时钟为高电平期间选通所述第二数据流通路。
优选的是，所述第二级复用电路包括一组第二级复用单元，所述第二级复用单元为第二级选通门，所述一组第二级复用单元在所述内部延迟时钟为低电平期间选通一组第一级复用单元，在所述内部延迟时钟为高电平期间选通另一组第一级复用单元。
优选的是，所述四相位数模转换器还包括时钟校准电路，所述时钟校准电路用于鉴别所述内部基准时钟与所述内部延迟时钟之间的相位差；所述延迟调节电路还用于根据鉴别结果纠正所述内部基准时钟与所述内部延迟时钟之间的相位差。
本发明的有益效果在于，本发明的四相位数模转换方法及数模转换器利用两个频率相同的内部时钟使在内部基准时钟的一个周期内经四次采样得到的码流为Fs/4的四组数据流分别在内部时钟产生的四个边沿处输出，以将四组数据流合成一组码流为Fs的一组数据流，进而可在内部时钟频率为采样率的1/4倍的情况下进行数模转换。
附图说明
图1为根据本发明所述四相位数模转换方法的一种实施方式的流程图；
图2为根据本发明所述四相位数模转换器的一种实施方式的方框原理图；
图3为图2所示四相位数模转换器的一种实施例的结构示意图；
图4为图3所示四相位数模转换器进行数据流合成的时序逻辑图；
图5为第一级复位单元的一种实施方式的结构示意图；
图6为图3所示实施例的复位电路的一种实施方式的结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
如图1所示，本发明的四相位数模转换方法包括如下步骤：
步骤S0：对所述内部基准时钟进行90度相位延迟，得到内部延迟时钟，使内部延迟时钟与内部基准时钟具有相同的频率，但不同的相位，两个时钟在内部基准时钟的一个周期内共产生四个边沿(包括上升沿及下降沿)。
步骤S1：使经四次采样(即在内部基准时钟的一个周期内完成四次采样)得到的四组数据流与内部基准时钟同步，即四组数据流的码流为Fs/4，其中，每组数据流具有n路数据流，n、Fs分别为四相位数模转换器的分辨率和采样率，在此，可利用4n个D触发器实现四组共4n路数据流的同步。
步骤S2：如图3和图4所示，使同步后的四组码流为Fs/4的数据流对应在四个边沿处分时输出，即在边沿到达时，输出下一组数据流，每组数据流的保持时间为内部基准时钟的周期的四分之一，这样，即可将四组数据流合成一组码流为Fs数据流。
步骤S3：将合成的一组数据流转换为模拟信号，该步骤为数模转换的通用步骤，具体是通过电流开关阵列实现，该电流开关阵列例如是权电阻网络、倒T型电阻网络、权电流型或电流舵型等，其中的电流舵型特别适合进行高采用率的数模转换。
为了简化数据流合成的结构及内部时钟的分配方案，上述步骤S2中使同步后的四组数据流对应在四个边沿处分时输出，以合成一组数据流可具体包括：对同步后的四组数据流进行逐级合成，第一级对同步后的四组数据流两两配对，且使相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出，以将同步后的四组数据流合成两组数据流；第二级使第一级输出的两组数据流分别在所述内部延迟时钟的高电平和低电平期间输出，以将同步后的四组数据流合成一组数据流。图4示出了四相位数模转换方法的数据流合成的一种时序图，四组数据流Ai、Bi、Ci、Di于第一级先在内部基准时钟CLKA的作用下合成两组数据流，其中数据流组Ai与数据流组Di相互配对，数据流组Bi与数据流组Ci相互配对，所合成的两组数据流于第二级在内部延迟时钟CLKB的作用下最终合成为一组。本领域技术人员应当清楚的是，本发明的方法对内部时钟的分配并不局限于上述实施例，只要可以保证经同步的四组数据流于不同的边沿分时输出即可实现本发明的目的。
为了保证经内部基准时钟延迟得到的其余内部时钟的相位的准确度，本发明的方法还可包括如下步骤：
S4：鉴别内部基准时钟与内部延迟时钟之间的相位差。
S5：根据鉴别结果纠正所述内部基准时钟与内部延迟时钟之间的相位差。
上述相位的鉴别可通过鉴相器实现，实施时，内部基准时钟与内部延迟时钟输入至鉴相器，鉴相器输出的信号顺次经过电荷泵、环路滤波器和模数转换器后反馈给实施相位延迟的延迟调节电路，在此，如果延迟调节电路采用模拟信号控制延迟线，此处可以省略模数转换器。
相对应地，如图2和图3所示，本发明的四相位数模转换器包括同步电路1、延迟调节电路2、复用电路3和电流开关阵列4，该同步电路用于使经四次采样得到的四组数据流与内部基准时钟同步，其中，每组数据流具有n路数据流，n为所述四相位数模转换器的分辨率；延迟调节电路2用于对内部基准时钟进行90度相位延迟，得到内部延迟时钟，内部基准时钟和内部延迟时钟在内部基准时钟的一个周期内共产生四个边沿；复用电路3用于使同步后的四组数据流对应在四个边沿处分时输出，以合成一组数据流；电流开关阵列3用于将复用电路输出的一组数据流转换为模拟信号。
上述同步电路1可以为包括4n个D触发器的触发器阵列，以在内部基准时钟的上升沿到来时，使四组共4n路数据流同步输出至复用电路3。
如图6所示，该复用电路3可包括对同步后的四组数据流进行逐级合成的两级复用电路，第一级复用电路31对同步后的四组数据流两两配对，且使相互配对的两组数据流分别在内部基准时钟CLKA的高电平和低电平期间输出，以将同步后的四组数据流合成两组数据流；第二级复用电路32使第一级输出的两组数据流分别在内部延迟时钟CLKB的高电平和低电平期间输出，以将同步后的四组数据流合成一组数据流。
如图6所示，第一级复用电路31具有两组第一级复用单元(每组共n个第一级复用单元)，每组第一级复用单元使同步后的相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出。如图5所示，每个第一级复用单元可包括用于接收第一路数据流的第一数据流通路、用于接收第二路数据流的第二数据流通路和第一级选通门316，第一数据流通路包括顺次级联的第一锁存器311和第二锁存器312，第一锁存器311和第二锁存器312的作用时钟分别为内部基准时钟CLKA和负的内部基准时钟-CLKA；第二数据流通路包括顺次级联的第三锁存器313、第四锁存器314和第五锁存器315，第三锁存器313和第五锁存器315的作用时钟为内部基准时钟CLKA，第四锁存器314的作用时钟为负的内部基准时钟-CLKA；而第一级选通门316在内部基准时钟CLKA为低电平期间选通第一数据流通路，在内部基准时钟CLKA为高电平期间选通第二数据流通路。这样，如图3和图4所示，利用一组第一级复用单元即可将相互配对的两组数据流合成为码流翻一倍的一组数据流。
如图6所示，第二级复用电路32包括一组第二级复用单元，第二级复用单元为第二级选通门，一组第二级复用单元在内部延迟时钟CLKB为低电平期间选通一组第一级复用单元，在内部延迟时钟CLKB为高电平期间选通另一组第一级复用单元。
图3和图4示出了四相位数模转换器的一种实施结构，其可对经四次采样获得的四组数据流Ai、Bi、Ci、Di进行数模转换，其复用电路包括两级复用电路，如图6所示，第一级复用电路31具有两组第一级复用单元，每组第一级复用单元使相互配对的两组数据流(例如Ai和Di一对，Bi和Ci一对)分别在内部基准时钟CLKA的高电平和低电平期间输出，以使第一级复用电路31将输入的四组数据流合成为两组数据流；第二级复用电路32具有一组第二级复用单元，例如一组选通门，第二级复用单元使第一级复用电路31输出的两组数据流分别在另一内部时钟CLKB的高电平和低电平期间输出，以使第二级复用电路32将输入的两组数据流合成为一组数据流。图4流程图中示出了每组数据流在i-1，i和i+1三个状态下的合成过程。
另外，如图3所示，本发明的四相位数模转换器还可包括时钟校准电路5，该时钟校准电路5用于鉴别内部基准时钟与内部延迟时钟之间的相位差，及将鉴别结果反馈至延迟调节电路2，使延迟调节电路2根据鉴别结果纠正内部基准时钟与内部延迟时钟之间的相位差。
以上依据图式所示的实施例详细说明了本发明的构造、特征及作用效果，以上所述仅为本发明的较佳实施例，但本发明不以图面所示限定实施范围，凡是依照本发明的构想所作的改变，或修改为等同变化的等效实施例，仍未超出说明书与图示所涵盖的精神时，均应在本发明的保护范围内。
Claims (8)
1.一种四相位数模转换方法，其特征在于，包括：
使经四次采样得到的四组数据流与内部基准时钟同步，其中，每组数据流具有n路数据流，n为所述四相位数模转换器的分辨率；
对所述内部基准时钟进行90度相位延迟，得到内部延迟时钟，所述内部基准时钟和所述内部延迟时钟在所述内部基准时钟的一个周期内产生四个边沿；
使同步后的四组数据流对应在所述四个边沿处分时输出，以合成一组数据流；
将所述合成的一组数据流转换为模拟信号。
2.根据权利要求1所述的方法，其特征在于，所述使同步后的四组数据流对应在所述四个边沿处分时输出，以合成一组数据流包括：
对同步后的四组数据流进行逐级合成，第一级对同步后的四组数据流两两配对，且使相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出，以将同步后的四组数据流合成两组数据流；第二级使第一级输出的两组数据流分别在所述内部延迟时钟的高电平和低电平期间输出，以将同步后的四组数据流合成一组数据流。
3.根据权利要求1或2所述的方法，其特征在于，所述方法还包括：
鉴别所述内部基准时钟与所述内部延迟时钟之间的相位差；
根据鉴别结果纠正所述内部基准时钟与所述内部延迟时钟之间的相位差。
4.一种四相位数模转换器，其特征在于，包括：
同步电路，用于使经四次采样得到的四组数据流与内部基准时钟同步，其中，每组数据流具有n路数据流，n为所述四相位数模转换器的分辨率；
延迟调节电路，用于对所述内部基准时钟进行90度相位延迟，得到内部延迟时钟，所述内部基准时钟和所述内部延迟时钟在所述内部基准时钟的一个周期内产生四个边沿；
复用电路，用于使同步后的四组数据流对应在所述四个边沿处分时输出，以合成一组数据流；以及，
电流开关阵列，用于将所述复用电路输出的一组数据流转换为模拟信号。
5.根据权利要求4所述的四相位数模转换器，其特征在于，所述复用电路包括用于对同步后的四组数据流进行逐级合成的两级复用电路，第一级复用电路对同步后的四组数据流两两配对，且使相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出，以将同步后的四组数据流合成两组数据流；第二级复用电路使第一级输出的两组数据流分别在所述内部延迟时钟的高电平和低电平期间输出，以将同步后的四组数据流合成一组数据流。
6.根据权利要求5所述的四相位数模转换器，其特征在于，所述第一级复用电路具有两组第一级复用单元，每组第一级复用单元使同步后的相互配对的两组数据流分别在所述内部基准时钟的高电平和低电平期间输出；
每个第一级复用单元包括第一数据流通路、第二数据流通路和第一级选通门，所述第一数据流通路包括顺次级联的第一锁存器和第二锁存器，所述第一锁存器和第二锁存器的作用时钟分别为所述内部基准时钟和负的所述内部基准时钟；所述第二数据流通路包括顺次级联的第三锁存器、第四锁存器和第五锁存器，所述第三锁存器和第五锁存器的作用时钟为所述内部基准时钟，所述第四锁存器的作用时钟为负的所述内部基准时钟；所述第一级选通门在所述内部基准时钟为低电平期间选通所述第一数据流通路，在所述内部基准时钟为高电平期间选通所述第二数据流通路。
7.根据权利要求5或6所述的四相位数模转换器，其特征在于，所述第二级复用电路包括一组第二级复用单元，所述第二级复用单元为第二级选通门，所述一组第二级复用单元在所述内部延迟时钟为低电平期间选通一组第一级复用单元，在所述内部延迟时钟为高电平期间选通另一组第一级复用单元。
8.根据权利要求4、5或6所述的四相位数模转换器，其特征在于，所述四相位数模转换器还包括时钟校准电路，所述时钟校准电路用于鉴别所述内部基准时钟与所述内部延迟时钟之间的相位差；
所述延迟调节电路还用于根据鉴别结果纠正所述内部基准时钟与所述内部延迟时钟之间的相位差。
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| CN110737625A (zh) * | 2019-10-12 | 2020-01-31 | 山东浪潮人工智能研究院有限公司 | 实现PXIe测控板卡模块中DAC同步的系统及方法 |
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| CN103560988A (zh) * | 2013-11-22 | 2014-02-05 | 绵阳市维博电子有限责任公司 | 一种数据链路实现电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
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| TR01 | Transfer of patent right |
Effective date of registration: 20180904 Address after: No. 3, North Tu Cheng West Road, Chaoyang District, Beijing Patentee after: Beijing Zhongke micro Investment Management Co.,Ltd. Address before: No. 3, North Tu Cheng West Road, Chaoyang District, Beijing Patentee before: Institute of Microelectronics of the Chinese Academy of Sciences |
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| TR01 | Transfer of patent right |
Effective date of registration: 20181105 Address after: 215121 505, room 1, Suzhou Nancheng, No. 99, Jinji Hu Road, Suzhou Industrial Park, Suzhou, Jiangsu Patentee after: Zhongke core (Suzhou) Microelectronics Technology Co.,Ltd. Address before: No. 3, North Tu Cheng West Road, Chaoyang District, Beijing Patentee before: Beijing Zhongke micro Investment Management Co.,Ltd. |
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| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20190814 Address after: 215123 Unit 505, A7 Building 218 Xinghu Street, Suzhou Industrial Park, Jiangsu Province Patentee after: ACELA MICRO CO.,LTD. Address before: 215121 Room 505, No. 99 Jinjihu Avenue, Suzhou Industrial Park, Suzhou City, Jiangsu Province Patentee before: Zhongke core (Suzhou) Microelectronics Technology Co.,Ltd. |
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| TR01 | Transfer of patent right | ||
| CP03 | Change of name, title or address |
Address after: Room 708-1, Building 1, Northwest District, Suzhou Nanocity, No. 99 Jinjihu Avenue, Suzhou Industrial Park, Suzhou Area, China (Jiangsu) Free Trade Pilot Zone, Suzhou City, Jiangsu Province, 215124 Patentee after: Xunxin Microelectronics (Suzhou) Co.,Ltd. Address before: 215123 unit 505, a7 / F, 218 Xinghu street, Suzhou Industrial Park, Jiangsu Province Patentee before: ACELA MICRO CO.,LTD. |
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| CP03 | Change of name, title or address |