CN104717051A - 一种并行解调位同步中的插值估计方法 - Google Patents

Abstract

本发明属于卫星数据传输领域，尤其是涉及一种并行解调位同步中的插值估计方法。本方案将接收机采样后的数据并行化，降低了FPGA里面的处理速率，解决了并行解调位同步中NCO的设计问题和插值时刻的计算问题。最主要的优点就是能对接收机采集的高速数据进行降速处理从而能在FPGA里面实现相应的解调过程。

Description

一种并行解调位同步中的插值估计方法

技术领域

本发明属于卫星数据传输领域，尤其是涉及一种并行解调位同步中的插值估计方法。

背景技术

随着卫星通信技术的飞速发展，所需处理的数据量急剧增加，卫星与地面之间实时传输的要求也越来越高，使得地面接收系统趋向高速带宽数字处理发展在高速数字通信系统中，符号速率一般在几百兆，经过AD采样后，采样信号的数据速率就更高了。数据传输系统是卫星有效载荷的重要组成部分，调制解调技术是卫星数据传输系统中的核心技术之一，也是制约高速数据传输系统研究的瓶颈。由于常用数字处理器(如FPGA)可以稳定工作的时钟频率相对较低，串行方式已经逐渐不能满足需求，因此接收机必须对采样后的数据进行多路并行处理。本发明正是针对多路信号的并行解调技术，解决了并行解调位同步中NCO的设计问题和插值时刻的计算问题。

一、定时恢复背景技术。

随着卫星有效载荷种类的增多和分辨率的不断提高，需要传输的信息量越来越大。为了将这些信息实时传输到地面，对星上数传系统的要求越来越高。

数据传输系统是卫星有效载荷的重要组成部分，调制解调技术是卫星数据传输系统中的核心技术之一，也是制约高速数据传输系统研究的瓶颈。高速数据传输调制解调技术的研究，不仅对于进一步提高卫星数据传输能力有着十分重要的意义，而且在我国未来卫星数据传输系统以及通信转发 系统中将有十分广阔的应用前景。所以高速解调器的研发，具有深远的意义。

在数字通信系统中，发端按照确定的时间顺序，逐个传输数字信号中的每个码元。而在接收端必须有准确的抽样判决时刻才能正确判决所发送的码元，因此，接收端必须提供一个确定抽样判决时刻的定时脉冲序列。这个定时脉冲序列的重复频率必须与发送的数码脉冲序列的码元速率相同，同时在最佳判决时刻(或称为最佳相位时刻)对接收码元进行抽样判决。在接收端产生这样一个定时脉冲序列就是码元同步，或称位同步。实现位同步的算法种类很多，按照处理方式的不同可分为模拟方式、半数字方式和全数字方式。

二、现有技术：Gardner定时恢复算法。

1、基本思想。 

Gardner定时恢复算法基于内插的位同步方式，全数字式的位同步算法模型中，固定的本地采样时钟不能保证在信号的极值点处实现采样，所以需要通过改变冲采样时钟或者输入信号来实现极值点处的采样。Gardner定时恢复算法就是通过改变输入信号的方式实现，利用内插滤波器恢复出信号的最大值再进行重采样，算法原理如图1所示

为了得到插值器的模型，先来看看速率转换的方法，上图显示了一个模型为半模拟速率转换模型，输入信号x(mT_s)经过一个D/A转换器和一个模拟滤波器h(t),将数字信号恢复为模拟信号y(t)进行重采样，得到同步的输出信号y(ktT_i)。其中

$y\left(t\right)=\underset{m}{\mathrm{\Σ}}x\left(m\right)h_I(t-m{T}_s),$

则新采样值-插值器输出可表示为

$y\left({\mathrm{kT}}_i\right)=\underset{m}{\mathrm{\Σ}}x\left(m{T}_s\right)h_I(k{T}_i-m{T}_s)$

插值滤波器中包含了虚拟的D/A变换和模拟滤波器，只要具备以下三个条件，则插值滤波器能完全通过数字方式实现。

A.输入采样序列x(mT_s)。

B.内插滤波器相应h(t)。

C.输入采样时间T_s和输出采样时间1/T_i。

也就是说图中的D/A以及模拟滤波器都可以通过设计数字插值滤波器的方式实现。这里T_s和T_i都为固定的变量，T_s/T_i不一定为整数，为表示它们的变换过程，通过换算得到T_s和T_i的关系公式如下

${\mathrm{kT}}_i=T_s\left(k\frac{T_i}{T_s}\right)=(m_k+u_k)T_s$

m_k为比值的整数部分，可看做是一个基本指针，表示了本地重采样时钟T_i对采样率为T_s的输入信号的整数倍采样时刻；而u_k为比值的小数部分，指示了滤波器对输入信号的插值时刻，0≤u_k＜1。

Ti与T,不成比例时，小数部分u_k将是一个无理数，会随着插值改变。如果观察到如果Ti假设几乎等于T，如果抽样几乎是同步的。则非常u_k变化非常缓慢；如果u_k是经过量化的,它可能在许多插值时刻保持不变。

2、全数字方式实现。

符号速率为T的模拟输入信号x(t)经过本地固定时钟周期T_s采样后变为离散信号x(mT_s)。经过插值滤波器得出的值送入定时误差检测器得出输入信号和本地时钟的误差τ(n)，再通过一个环路滤波器滤除其中的噪声及高频成分，将得到的值e(n)送入控制器计算出整数采样时刻m_k和插值滤波器插值点位置u_k，从而得到定时输出y(kT_i)。

从上图可以看出，一个完整的定时恢复算法主要由定时误差检测器、环路滤波器、控制器和插值滤波器。针对本发明，这里我们只介绍控制器部分，即NCO设计，和插值时刻计算。

对于数控振荡器NCO的设计，由于NCO只是用于计算插值点的有效位置，也就是不需要在ROM表中预存输出波形的采样值。可以根据输入信号来实时产生输出信号脉冲和插值点。NCO的计算原理如图4所示。

NCO用于对以T_s为采样时钟的输入信号进行抽样。因而NCO的工作时钟与输入信号的工作时钟一直也为T_s，而生成的重采样脉冲周期应该与输入信号的符号率同步为T_i。每次NCO寄存器溢出一次就表示要进行一次重采样操作。每次NCO寄存器过零点的时刻(m_k+1)T_s便是内插滤波器进行一次运算的时刻(总是位于内插估计点位置的后一个T_s整点采样时刻)。NCO深度为1，假设当前样点m_kT_s时刻NCO寄存器的值为η(m_k)，环路滤波器输出的控制字为W(m_k)，表示每次递减的步进W(m_k)，用差分公式可表示为

η(m_k+1)＝[η(m_k)-W(m_k)]mod1 

当η(m_k)＜W(m_k)时，就表示下一个符号周期即将到来，NCO也将产生一次过零点，寄存器模1后的值作为下一个符号周期NCO的初始值。从上图经过集合分析不难得出：

$\frac{u_k}{\mathrm{\η}\left(m_k\right)}=\frac{1-u_k}{1-\mathrm{\η}(m_k+1)}$

从而得到分数倍插值位置u_k为：

$u_k=\frac{1-\mathrm{\η}\left(m_k\right)}{1-\mathrm{\η}(m_k+1)+\mathrm{\η}\left(m_k\right)}=\frac{\mathrm{\η}\left(m_k\right)}{W\left(m_k\right)}$

通过精确地除法运算，就可以实时的得到分数间隔值u_k，这样，内插滤波器的控制参数也就通过NCO完全提取出来。

本发明是基于以上串行方式下的，并行符号同步中的插值估计。也就是控制器部分，包含并行方式下的NCO设计，和插值时刻计算。

3、串行方式下的主要关系式和simulink仿真模型。 

η(m+1))＝[η(m)-W(m)]mod-1

$u_k=\frac{\mathrm{\η}\left(m_k\right)}{1-\mathrm{\η}(m_k+1)+\mathrm{\η}\left(m_k\right)}=\frac{\mathrm{\η}\left(m_k\right)}{W\left(m_k\right)}$

$W\left(m\right)\≅\frac{T_s}{T_i}$

η(m)＜W(m)时，表示下一个鼓号周期即将到来，NCO也将产生过零点，寄存器的值模1后的值设为下一个符号周期的初始值。根据以上关系式和描述得出如下仿真框图。以符号速率T和采样速率T_s之比，T:T_s＝4:1为例。

其中e(n)为定时误差环路滤波后的值，w(m)为NCO的控制字。NCO的工作时钟与输入信号的工作时钟一直也为T_s，而生成的重采样脉冲周期应该与输入信号的符号率同步为T_i。NCO的深度为1，那么 也就是由于最终同步时，定时误差等于零，重采样脉冲周期T_i应该与输入信号的符号率T同步，即T＝T_i。所以同步时  $w\left(m\right)=\frac{T_s}{T_i}=\frac{T_s}{T}=\frac{1}{4}=0.25$

此处令w(m)＝0.25+e(m)。

根据公式η(m_k+1)＝[η(m_k)-W(m_k)]mod1，η(m_k)为点m_kT_s时刻NCO寄存器的值。根据公式便可得出模型。插值的计算同理可从公式中得出，  $u_k=\frac{\mathrm{\η}\left(m_k\right)}{1-\mathrm{\η}(m_k+1)+\mathrm{\η}\left(m_k\right)}=\frac{\mathrm{\η}\left(m_k\right)}{W\left(m_k\right)}.$

现有技术是一种串行方式的位同步算法，也就是说只能对一路信号进行位同步。常用数字处理器(如FPGA)可以稳定工作的时钟频率相对较低，但是随着通信技术的发展，所需处理的数据量急剧增加，信号符号速率越来越高，串行方式已经逐渐不能满足要求。

发明内容

本发明的上述技术问题主要是通过下述技术方案得以解决的：

一种并行解调位同步中的插值估计方法，基于全数字式的位同步算法， 其中，符号速率为T的模拟输入信号x(t)经过本地固定时钟周期T_s采样后变为离散信号x(mT_s)。经过插值滤波器得出的值送入定时误差检测器得出输入信号和本地时钟的误差τ(n)，再通过一个环路滤波器滤除其中的噪声及高频成分，将得到的值e(n)送入控制器计算出整数采样时刻m_k和插值滤波器插值点位置u_k，从而得到定时输出y(kT_i)；其特征在于，包括控制器参数的设定以及插值时刻的设定：

控制器的参数定义如下：

串行方式下，定义当前样点m_kT_s时刻NCO寄存器的值为η(m_k)，环路滤波器输出的控制字为W(m_k)，表示每次递减的步进W(m_k)，用差分公式可表示为

η(m_k+1)＝[η(m_k)-W(m_k)]mod1，

并行方式下：定义有N路信号，那么数据率变为1/NT_s，采样周期T_s和符号周期T之比，并定义当前样点Nm T_s时刻控制器的值为η(Nm)，环路滤波器输出的控制字为W(Nm)，表示每次递减的步进W(Nm)，N(m+1)T_s时刻控制器的值为η(N(m+1))，则，控制器的设置如下：

η(Nn+1)＝[η(Nn)-NW(Nn)]mod 1，其中令m_k＝Nn；

η(m+N-1)＝η(Nn+N-1)＝[η(Nn)-(N-1)W(Nn)]mod 1 

η(m+N+1)＝η(Nn+N+1)＝[η(Nn)-(N+1)W(Nn)]mod 1 

以η(N(n+1))＝η(Nn+N)时刻来说，η(Nn+N-1)是它的前一时刻，相对于它滞后；

η(Nn+N+1)是它的后一时刻，相对于它来说超前。

插值时刻的设定：

原有插值时刻的计算 ${\mathrm{\μ}}_k=\frac{\mathrm{\η}\left(m_k\right)}{1-\mathrm{\η}(m_k+1)+\mathrm{\η}\left(m_k\right)}=\frac{\mathrm{\η}\left(m_k\right)}{W\left(m_k\right)}$

这里我们类似 $u_k=\frac{\mathrm{\η}\left(\mathrm{Nn}\right)}{W\left(\mathrm{Nn}\right)},$ 因为 $W\left(\mathrm{Nn}\right)\≈\frac{1}{M},$ 则

$u_k=\frac{\mathrm{\η}\left(\mathrm{Nn}\right)}{W\left(\mathrm{Nn}\right)}=\mathrm{M\η}\left(\mathrm{Nn}\right)$

在上述的一种并行解调位同步中的插值估计方法，所述η(Nm)取值范围的确定方法如下：

串行方式下η(m+1)＝[η(m)-W(m)]mod1，0≤η(m)＜W(m)时，表示下一个符号周期即将到来，NCO会产生过零点，将产生重采样脉冲，进行重采样。以重采样时刻为分界点的话，重采样时刻将两个符号周期区分开来。η(m)＞W(m)则说明在上一个符号周期内，下一个符号周期和重采样时刻还未到来。0≤η(m)＜W(m)则说明表示下一个符号周期即将到来，将产生重采样脉冲，进行重采样。通过判断η(m)的取值范围，也就是比较η(m)和W(m)大小，决定是否输出重采样脉冲。

并行条件下，重采样脉冲信号的物理意思变为了多路信号的选通信号。也就说在并行条件下，通过确定η(Nn)的范围来决定该如何对选通信号进行调整：用比较之后的信号来改变控制信号samp的输出：

条件一：η(Nn)+1＜(N-0.5)*W(Nn)时，samp＝-1，则最终选通信号(初始值为2)依次输出为2→1→0→3→2，如此循环，逆序调节。其中选通信号的0,1,2,3分别表示第0、1、2、3路信号。下同

条件二：当(N-0.5)*W(Nn)＜η(Nn)+1＜(N+0.5)*W(Nn)时，samp＝0，则最终选通信号(初始值为2)输出为2，固定在2保持不变。

条件三：当η(Nn)+1＞(N+0.5)*W(Nn)时，samp＝1，则最终选通信号(初始值为2)依次输出为2→3→0→1→2，如此循环，顺序调节。

因此，本发明具有如下优点：能对高速数据进行降速处理从而能在FPGA里面实现相应的解调过程。

附图说明

图1是现有技术中Gardner定时恢复算法原理示意图。

图2是现有技术中速率转换的方法原理示意图。

图3是现有技术中全数字方式实现算法示意图。

图4是现有技术中NCO的计算原理示意图。

图5是现有技术中串行方式下Gardner算法simulink仿真模型示意图。

图6是本发明所涉及的并行结构下定时恢复整体仿真图(标注FPGA变量名，在FPGA中以有符号数表示，处理延时为3个符号周期,decimal为12比特，Sym_clk为2比特)。

图7是本发明所涉及的并行结构下定时恢复的验证示意图(Gardner算法的内插偏移量-0.5<a<＝0.5,修改载波恢复环路以减小环路延时；IF输入信号的电平范围为-0.435v～0.435v；fir系数为16bit,载波恢复的输入为16bit；内插估值替换掉除法，采用比较及乘法实现)。

具体实施方式

下面通过实施例，并结合附图，对本发明的技术方案作进一步具体的说明。

实施例：

本发明基于全数字式的位同步算法，其中，符号速率为T的模拟输入信号x(t)经过本地固定时钟周期T_s采样后变为离散信号x(mT_s)。经过插值滤波器得出的值送入定时误差检测器得出输入信号和本地时钟的误差τ(n)，再通过一个环路滤波器滤除其中的噪声及高频成分，将得到的值e(n)送入控制器计算出整数采样时刻m_k和插值滤波器插值点位置u_k，从而得到定时输出y(kT_i)；具体方法如下：

1、并行方式下η(N(m+1))与η(Nm),W(Nm)关系式的推导。

A.并行方式下，我们假定有N路信号，那么数据率变为1/NT_s。

B.采样周期T_s和符号周期T之比，

与串行方式相对应：

我们想要得到η(N(m+1))与η(Nm),W(Nm)的关系

原来η(m+1)＝[η(m)-W(m)]mod1

依次类推有 

η(m+2)＝[η(m+1)-W(m+1)]mod1

＝[η(m)-W(m)-W(m+1)]mod1

η(m+3)＝[η(m+2)-W(m+2)]mod1

＝[η(m)-W(m+1)-W(m+2)]mod1

....................................

η(m+N)＝[η(m+N)-W(m+N)]mod1

＝[η(m)-W(m)-W(m+1)-W(m+2)-.....-W(m+N-1)]mod1 

τ(m)相对于1/M是一个非常小的值，故可认为在短时间内保持不变，这里我们作工程上的近似，即

W(m)＝W(m+1)＝......＝W(m+N)所以上式可改写为

η(m+N)＝[η(m)-NW(m)]mod1这里令m＝Nn,那么可以得到

η(N(n+1))＝[η(Nn)-NW(Nn)]mod1，

也就是并行条件下η(N(m+1))与η(Nm),W(Nm)的关系式。 

同理可得

η(m+N-1)＝η(Nn+N-1)＝[η(Nn)-(N-1)W(Nn)]mod1

η(m+N+1)＝η(Nn+N+1)＝[η(Nn)-(N+1)W(Nn)]mod1

以η(N(n+1))＝η(Nn+N)时刻来说，η(Nn+N-1)是它的前一时刻，相对于它滞后；

η(Nn+N+1)是它的后一时刻，相对于它来说超前。

这里我们令 

A.η₀(Nn+N)＝η(Nn+N)为η(N(n+1))时刻的值

B.η_-1(Nn+N)＝η(Nn+N-1)为相对于η(N(n+1))滞后的，前一时刻的值

C.η₊₁(Nn+N)＝η(Nn+N+1)为相对于η(N(n+1))超前的，后一时刻的值

2、并行方式下η(N(m+1))与η(Nm),W(Nm)关系式的变形。

原来0≤η(m)＜W(m)时，表示下一个符号周期即将到来，NCO会产生过零点。并行条件下当0≤η(Nn)＜W(Nn)，也应该如此。 -NW(Nn)≤η(Nn)-NW(Nn)＜-(N-1)W(Nn)。

近似可得这里我们以符号周期T和采样周期T_s之比为4:1为例，即T:T_s＝4:1，M＝4；信号个数N＝4。那么 由上式可推得，当0≤η(Nn)＜W(Nn)时，  $-1\&le;\mathrm{\&eta;}\left(\mathrm{Nn}\right)-\mathrm{NW}\left(\mathrm{Nn}\right)<-1+\frac{1}{M}$

所以η(N(n+1))＝[η(Nn)-NW(Nn)]mod1＝η(Nn)+1-NW(Nn)

η(N(n+1))＝[η(Nn)-NW(Nn)]mod1＝η(Nn)+1-NW(Nn)

3、并行方式下η(Nm)取值范围的重新定义。

串行方式下η(m+1)＝[η(m)-W(m)]mod1，0≤η(m)＜W(m)时，表示下一个符号周期即将到来，NCO会产生过零点，将产生重采样脉冲，进行重采样。以重采样时刻为分界点的话，重采样时刻将两个符号周期区分开来。η(m)＞W(m)则说明在上一个符号周期内，下一个符号周期和重采样时刻还未到来。0≤η(m)＜W(m)则说明表示下一个符号周期即将到来，将产生重采样脉冲，进行重采样。通过判断η(m)的取值范围，也就是比较η(m)和W(m)大小，决定是否输出重采样脉冲。

并行条件下，重采样脉冲信号的物理意思变为了多路信号的选通信号。也就说在并行条件下，通过确定η(Nn)的范围来决定该如何对选通信号进行调整。

0≤η(m)＜W(m)情况下输重采样脉冲会导致脉冲间隔波动较大，同理并行条件下也是。所以我们这里做出改进，重新定义η(m)的范围增加稳定性

并行方式下η(N(n+1))＝[η(Nn)-NW(Nn)]mod1＝η(Nn)+1-NW(Nn)原来的0≤η(Nn)＜W(Nn)，重新定义为：-0.5*W(Nn)≤η(Nn)＜0.5*W(Nn)。确定η(Nn)的范围，也就是要比较η(Nn)与-0.5*W(Nn)和0.5*W(Nn)的大小关 系，从而决定该如何对选通信号进行调整。

1)当η(Nn)+1＜(N-0.5)*W(Nn)，也就是η(Nn)＜-0.5*W(Nn)时。相当于串行方式下的前一个符号周期，而并行方式下相当于是前一路信号。因此需要选通信号往前调整。并且

$\begin{array}{c}\mathrm{\&eta;}\left(\mathrm{Nn}\right)+1-(N-1)*W\left(\mathrm{Nn}\right)<(N-0.5)*W\left(\mathrm{Nn}\right)-(N-1)*W\left(\mathrm{Nn}\right)\\ \&DoubleRightArrow;\mathrm{\&eta;}\left(N(n+1)\right)<0.5*W\left(\mathrm{Nn}\right)\end{array}$

2)当(N-0.5)*W(Nn)＜η(Nn)+1＜(N+0.5)*W(Nn)，也就是-0.5*W(Nn)＜η(Nn)＜0.5*W(Nn)时，相当于当前本路信号，选通信号不需要调整。

-0.5*W(Nn)＜η(N(n+1))＝η(Nn)+1-N*W(Nn)＜0.5*W(Nn)

3)当η(Nn)+1＞(N+0.5)*W(Nn)，也就是η(Nn)＞0.5*W(Nn)相当于信号的后一路信号。

η(N(n+1))＝λ(Nn)-(N+1)*W(Nn)＞-0.5*W(Nn)

不论η(Nn)在哪个区间，通过比较η(Nn)+1与(N-0.5)*W(Nn)和(N+0.5)*W(Nn)的关系，来调整η(N(n+1))＝η(Nn)+1-NW(Nn)表达式中N的值可以使-0.5W(N(n+1))＜η(N(n+1))＜0.5*W(N(n+1))在范围内。 

得到相应的关系后就要做出相应的调整，这里我们用比较之后的信号来改变控制信号samp的输出：

A.η(Nn)+1＜(N-0.5)*W(Nn)时，samp＝-1，则最终选通信号(初始值为2)依次输出为2→1→0→3→2，如此循环，逆序调节。其中选通信号的0,1,2,3分别表示第0、1、2、3路信号。下同

B.当(N-0.5)*W(Nn)＜η(Nn)+1＜(N+0.5)*W(Nn)时，samp＝0，则最终选通信号(初始值为2)输出为2，固定在2保持不变。

C.当η(Nn)+1＞(N+0.5)*W(Nn)时，samp＝1，则最终选通信号(初始值为 2)依次输出为2→3→0→1→2，如此循环，顺序调节。

4、插值时刻的计算。

原有插值时刻的计算 ${\mathrm{\&mu;}}_k=\frac{\mathrm{\&eta;}\left(m_k\right)}{1-\mathrm{\&eta;}(m_k+1)+\mathrm{\&eta;}\left(m_k\right)}=\frac{\mathrm{\&eta;}\left(m_k\right)}{W\left(m_k\right)}$

这里我们类似因为所以这里，我们可以近似

$u_k=\frac{\mathrm{\&eta;}\left(\mathrm{Nn}\right)}{W\left(\mathrm{Nn}\right)}=\mathrm{M\&eta;}\left(\mathrm{Nn}\right)$

本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。

Claims (2)

1.一种并行解调位同步中的插值估计方法，基于全数字式的位同步算法，其中，符号速率为T的模拟输入信号x(t)经过本地固定时钟周期T_s采样后变为离散信号x(mT_s)；经过插值滤波器得出的值送入定时误差检测器得出输入信号和本地时钟的误差τ(n)，再通过一个环路滤波器滤除其中的噪声及高频成分，将得到的值e(n)送入控制器计算出整数采样时刻m_k和插值滤波器插值点位置u_k，从而得到定时输出y(kT_i)；其特征在于，包括控制器参数的设定以及插值时刻的设定：

控制器的参数定义如下：

串行方式下，定义当前样点m_kT_s时刻NCO寄存器的值为η(m_k)，环路滤波器输出的控制字为W(m_k)，表示每次递减的步进W(m_k)，用差分公式可表示为

η(m_k+1)＝[η(m_k)-W(m_k)]mod1，

并行方式下：定义有N路信号，那么数据率变为1/NT_s，采样周期T_s和符号周期T之比，并定义当前样点Nm T_s时刻控制器的值为η(Nm)，环路滤波器输出的控制字为W(Nm)，表示每次递减的步进W(Nm)，N(m+1)T_s时刻控制器的值为η(N(m+1))，则，控制器的设置如下：

η(Nn+1)＝[η(Nn)-NW(Nn)]mod1，其中令m_k＝Nn；

η(m+N-1)＝η(Nn+N-1)＝[η(Nn)-(N-1)W(Nn)]mod1

η(m+N+1)＝η(Nn+N+1)＝[η(Nn)-(N+1)W(Nn)]mod1

以η(N(n+1))＝η(Nn+N)时刻来说，η(Nn+N-1)是它的前一时刻，相对于它滞后；

η(Nn+N+1)是它的后一时刻，相对于它来说超前；

插值时刻的设定：

原有插值时刻的计算 ${\mathrm{\&mu;}}_k=\frac{\mathrm{\&eta;}\left(m_k\right)}{1-\mathrm{\&eta;}(m_k+1)+\mathrm{\&eta;}\left(m_k\right)}=\frac{\mathrm{\&eta;}\left(m_k\right)}{W\left(m_k\right)}$

这里我们类似 $u_k=\frac{\mathrm{\&eta;}\left(\mathrm{Nn}\right)}{W\left(\mathrm{Nn}\right)},$ 因为 $W\left(\mathrm{Nn}\right)\&ap;\frac{1}{M},$ 则

$u_k=\frac{\mathrm{\&eta;}\left(\mathrm{Nn}\right)}{W\left(\mathrm{Nn}\right)}\mathrm{M\&eta;}\left(\mathrm{Nn}\right).$

2.根据权利要求1所述的一种并行解调位同步中的插值估计方法，其特征在于，所述η(Nm)取值范围的确定方法如下：

串行方式下η(m+1)＝[η(m)-W(m)]mod1，0≤η(m)＜W(m)时，表示下一个符号周期即将到来，NCO会产生过零点，将产生重采样脉冲，进行重采样；以重采样时刻为分界点的话，重采样时刻将两个符号周期区分开来；η(m)＞W(m)则说明在上一个符号周期内，下一个符号周期和重采样时刻还未到来；0≤η(m)＜W(m)则说明表示下一个符号周期即将到来，将产生重采样脉冲，进行重采样；通过判断η(m)的取值范围，也就是比较η(m)和W(m)大小，决定是否输出重采样脉冲；

并行条件下，重采样脉冲信号的物理意思变为了多路信号的选通信号；也就说在并行条件下，通过确定η(Nn)的范围来决定该如何对选通信号进行调整：用比较之后的信号来改变控制信号samp的输出：

条件一：η(Nn)+1＜(N-0.5)*W(Nn)时，samp＝-1，则最终选通信号(初始值为2)依次输出为2→1→0→3→2，如此循环，逆序调节；其中选通信号的0,1,2,3分别表示第0、1、2、3路信号；下同

条件二：当(N-0.5)*W(Nn)＜η(Nn)+1＜(N+0.5)*W(Nn)时，samp＝0，则最终选通信号(初始值为2)输出为2，固定在2保持不变；

条件三：当η(Nn)+1＞(N+0.5)*W(Nn)时，samp＝1，则最终选通信号(初始值为2)依次输出为2→3→0→1→2，如此循环，顺序调节。