CN110460554A - 用于全数字接收机的并行符号同步系统及方法 - Google Patents

Abstract

本发明涉及一种用于全数字接收机的并行符号同步方法及其系统。所述方法包括：对输入数据进行串并转换，以定长帧为单位输出并行信号；根据插值参数和结构指示信号，通过并行流水线结构的插值滤波器对并行信号插值；利用Gardner算法获取平均定时误差信号；对平均时钟误差信号进行滤波，得到控制信号；根据控制信号更新插值参数以及结构指示信号；根据结构指示信号输出符号帧以及输出指示信号。本发明适用于通信符号率远高于接收系统主频的高速数字接收机，以低速的控制流完成符号同步，降低高速通信系统对接收机主频的要求。

Description

用于全数字接收机的并行符号同步系统及方法

技术领域

本发明涉及数字信息传输技术领域，具体涉及一种并行全数字符号同步方法及系统。

背景技术

在数字通信系统中发射时钟与接收时钟相互独立，不可避免地出现时钟频率和相位的不一致，因而符号同步是高速解调系统中的关键技术。

传统的串行全数字符号同步方案如图1所示，基于独立本地时钟得到的采样信号通过插值器的逐点调整实现与信号符号率的同步。具体的控制过程为：插值后的信号y(k)输出至时钟误差探测器提取定时误差信号e；环路滤波器对e进行滤波，得到控制信号w；控制信号w输出至控制单元，计算插值所需的分数间隔μ以及与符号率同步的输出时钟；插值器根据μ及其溢出情况对输入信号x(k)进行插值；抽取器根据输出时钟进行抽取并输出最佳采样信号。传统的串行结构同步方案需要对采样信号进行逐点调整，输出时钟的调整也是以采样时间间隔T_s为单位进行的。在高速通信系统中符号率远高于数字接收系统的可以达到的最高主频，无法逐点调整采样，需要进行并行化的处理以解决这一矛盾。

现有技术[1]CN200910238394.3“用于全数字接收机的并行内插装置及方法”中采用的控制单元主频仍为1/T_s且时钟周期的调整是以T_s为单位进行的，因而没有起到降低接收机核心处理器件主频的作用。[2]CN200910241629.4“并行无数据辅助时钟恢复方法及其系统”中需要足够大的FIFO保证不出现数据溢出，因而适用于突发通信系统，对于连续通信系统不适用。[3]CN201310446295.0“一种高速并行OQPSK解调时钟的恢复系统”要求对信号进行4倍以上的过采样，加重了高速数字接收系统中对模数转换器采样速率的要求。

发明内容

本发明的目的是提供一种并行全数字符号同步系统及方法，该系统及方法适用于高速数字通信，可以在通信符号率远高于接收机数字信号处理电路主频的条件下完成符号同步，同时不改变输出并行数据的时间间隔，克服现有技术的不足。

为实现上述目的，本发明采用如下技术方案。本发明提供一种并行全数字符号同步系统，该系统包括：

串并转换单元(1)：用于对串行输入信号进行串并转换且并行路数为偶数，其输出作为插值单元(2)的输入帧F₁；

插值单元(2)：用于根据控制单元(5)发出的结构指示信号S和插值参数μ对输入帧F₁进行并行插值，插值结果作为插值帧F₂；输出插值帧F₂和结构指示信号S至误差检测单元(3)和输出单元(6)；

误差检测单元(3)：用于根据插值单元(2)发出的插值帧F₂和结构指示信号S，通过Gardner算法计算平均定时误差信号E，输出平均定时误差信号E至滤波单元(4)；

滤波单元(4)：用于对误差检测单元(3)输出的平均定时误差信号E进行低通滤波，获取控制信号W并传递给控制单元(5)；

控制单元(5)：用于产生结构指示信号S和插值参数μ，并输出至插值单元(2)；

输出单元(6)：用于根据结构指示信号S计算输出指示信号R，根据结构指示信号S选取插值帧F₂中的对应采样作为符号帧F₃，并将符号帧F₃和输出指示信号R作为整个系统的输出。

其中，控制单元(5)包括插值参数更新单元(5-1)，指示信号更新单元(5-2)和调整单元(5-3)；所述的插值参数更新单元(5-1)：用于根据控制信号W更新插值参数μ并传递给调整单元(5-3)、根据插值参数μ更新指示控制信号H并传递给指示信号更新单元(5-2)。具体为：并行路数用2N表示，当前插值参数的第k个分量用μ_m,k表示；更新后的插值参数的第k个分量用μ_m+1,k表示，则更新后的插值参数为μ_m+1,k＝mod(μ_m,2N,1)-kW，前述k为取值1至2N的整数。指示控制信号H两个分量，当前指示控制信号用H_m＝[H1_m,H2_m]表示，更新后的指示控制信号用H_m+1＝[H1_m+1,H2_m+1]表示，则H1_m+1＝H2_m,其中代表向下取整；所述的指示信号更新单元(5-2)：用于根据指示控制信号H更新结构指示信号S，具体更新方式采用有限状态机进行：

当前结构指示信号S＝0时：若当前指示控制信号H＝[1,0]，下一结构指示信号S＝1；若当前指示控制信号H＝[1,-1]，下一结构指示信号S＝4；若当前指示控制信号H＝[-1,0]或[-1,1]，下一结构指示信号S＝2；否则下一结构指示信号S＝0；

当前结构指示信号S＝1时：若当前指示控制信号H＝[0,-1]，下一结构指示信号S＝3；否则下一结构指示信号S＝1；

当前结构指示信号S＝2时：若当前指示控制信号H＝[0,-1]，下一结构指示信号S＝3；若当前指示控制信号H＝[0,0]或[0,1]，下一结构指示信号S＝2；否则下一结构指示信号S＝0；

当前结构指示信号S＝3时：下一结构指示信号S＝0；

当前结构指示信号S＝4时：下一结构指示信号S＝0；

所述的调整单元(5-3)：用于根据结构指示信号S对插值参数μ进行调整，具体为：当更新后的S＝3或S＝4时，将插值参数μ的最后一个分量加1。

其中，所述结构指示信号S表示对应的插值帧F₂的结构，具体为：S＝0代表F₂中第偶数个采样为最佳采样信号；S＝1代表F₂中第奇数个采样为最佳采样信号；S＝2代表F₂中第3个起的第奇数个采样为最佳采样信号；S＝3代表F₂中第奇数个采样和最后一个采样为最佳采样信号；S＝4代表F₂中第3位起的第奇数个采样和最后一个采样为最佳采样信号；所述最佳采样信号作为符号帧F₃输出。

其中，串并转换单元(1)中输入帧的长度固定，输出单元(6)中符号帧的长度可变且由结构指示信号S控制、由输出指示信号R表示。具体为：令并行路数为2N，当S＝0、1、4时，R＝N；当S＝2时，R＝N-1；当S＝3时，R＝N+1。

本发明还提供一种用于全数字接收机的并行符号同步方法，该方法包括步骤：

S1：对串行输入信号进行串并转换且并行路数为偶数，其输出作为输入帧F₁；

S2：根据结构指示信号S和插值参数μ对输入帧F₁进行并行插值，插值后的结果作为插值帧F₂；

S3：根据插值帧F₂和结构指示信号S，通过Gardner算法计算平均定时误差信号E；

S4：对平均定时误差信号E进行低通滤波，获取控制信号W；

S5：根据控制信号W更新插值参数μ和结构指示信号S；

S6：根据结构指示信号S计算输出指示信号R，根据结构指示信号S选取插值帧F₂中的相应采样信号作为符号帧F₃；输出符号帧F₃和输出指示信号R。

其中，步骤S5具体包括如下步骤：

步骤S5-1：根据控制信号W更新插值参数μ，并根据插值参数μ更新指示控制信号H；

步骤S5-2：根据指示控制信号H更新结构指示信号S，具体更新方式采用有限状态机进行；

步骤S5-3：根据结构指示信号S对插值参数μ进行调整，具体为：当更新后的结构指示信号S＝3或S＝4时，将插值参数μ的最后一个分量加1。

图2与图3所示是本发明提供的一种的并行全数字符号同步方法及其系统的原理框图。

本发明的优点在于采用并行技术，降低了对数字信号处理系统的主频要求；采用可变帧结构使得符号帧的时间间隔固定，便于后续系统的处理；可以实时处理，不需要FIFO或RAM缓存数据。

附图说明

图1为传统的串行全数字符号同步方案原理框图；

图2为本发明的系统及方法的原理框图；

图3为本发明的系统及方法中控制单元的原理框图；

图4为依照本发明的一种实施方式中帧结构的示意图，其中：结构(1)为插值后数据帧中偶数位为最佳采样信号，对应S＝0；结构(2)为插值后数据帧中奇数位为最佳采样信号，对应S＝1；结构(3)为插值后数据帧中第3位起的奇数位为最佳采样信号，对应S＝2；结构(4)为插值后数据帧中奇数位和最后一个偶数位为最佳采样信号，对应S＝3；结构(5)为插值后数据帧中第3位起的奇数位和最后一个偶数位为最佳采样信号，对应S＝4。

图5为依照本发明的一种实施方式中，结构指示信号的状态转移示意图。

图6为依照本发明的一种实施方式中，插值参数最后一个分量的演化图。

图7为依照本发明一种实施方式的误码率曲线。

具体实施方式

本发明提出的并行全数字符号同步方法及其系统，结合实例和附图作进一步说明如下。

在本实施例中，发送信号采用QPSK调制方式，发送符号率为500Mbaud。接收端进行近似2倍过采样，具体采样率为1G×(1+20ppm)采样每秒。处理过程采用8路并行处理，处理器主频125MHz，插值滤波器长度M＝4。具体实施过程如下所述。

(1)输入单元：对采样数据进行串并转换，以125MHz的频率输出并行的采样信号。由于输入帧长度为2N+M-1＝11，输入单元需要缓存3个采样信号。

(2)插值单元：插值器采用拉格朗日立方插值算法对输入帧进行插值，所需的插值参数由控制单元提供。

(3)误差检测单元：时钟误差的计算采用Gardner算法，平均定时误差根据帧结构指示信号S计算，帧结构如图4所示。具体而言：

a.当S＝0时，由第2-8个采样点计算3个误差信号进行平均；

b.当S＝1时，由第1-7个采样点计算3个误差信号进行平均；

c.当S＝2时，由第3-7个采样点计算2个误差信号进行平均；

d.当S＝3时，由第1-7个采样点计算3个误差信号进行平均；

e.当S＝4时，由第3-7个采样点计算2个误差信号进行平均；

(4)滤波单元：环路滤波器采用比例-积分结构的二阶低通滤波器，其输入为平均定时误差信号，输出为控制信号W。

(5)控制单元：

(5.1)在第m个循环过程中的插值参数用8维矢量μ_m表示，其第k个分量为μ_m,k。

控制单元根据控制信号W更新第m+1个循环的插值参数为：

μ_m+1,k＝mod(μ_m,8,1)-kW

其中，k为取值1至8的整数。

指示控制信号H＝[H1,H2]包含两个分量，第m个循环过程中的指示控制信号用H_m表示，第m+1个循环的指示控制信号用H_m+1表示则H1_m+1＝H2_m,其中代表向下取整；

(5.2)根据指示控制信号H更新结构指示信号S，更新方式采用有限状态机进行，具体转移条件如图5所示；

(5.3)根据结构指示信号S对插值参数μ进行调整，具体为：当更新后的S＝3或S＝4时，将插值参数μ_m+1,8增加1。

(6)输出单元：根据结构指示信号S输出最佳采样信号作为符号帧和输出指示信号R。帧结构如图4所示，具体而言：

a.当S＝0时，符号帧包含第2、4、6、8个采样，R＝4；

b.当S＝1时，符号帧包含第1、3、5、7个采样，R＝4；

c.当S＝2时，符号帧包含第3、5、7个采样，R＝3；

d.当S＝3时，符号帧包含第1、3、5、7、8个采样，R＝5；

e.当S＝4时，符号帧包含第3、5、7、8个采样，R＝4；

在实施过程中，分数间隔矢量μ的最后一个分量μ_m,8随时间的演化过程如图6所示。在进入锁定阶段后，μ_m,8的上溢周期为50μs，与理论计算值相符。采用本发明的解调系统的误码率区间如图7所示，从功率代价角度与理论极限的差距在0.2dB以内。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (7)

1.一种用于全数字接收机的并行符号同步系统，其特征在于，该系统包括：

串并转换单元(1)：用于对串行输入信号进行串并转换且并行路数为偶数，其输出作为插值单元(2)的输入帧F₁；

插值单元(2)：用于根据控制单元(5)发出的结构指示信号S和插值参数μ对输入帧F₁进行并行插值，插值结果作为插值帧F₂；输出插值帧F₂和结构指示信号S至误差检测单元(3)和输出单元(6)；

误差检测单元(3)：用于根据插值单元(2)发出的插值帧F₂和结构指示信号S，通过Gardner算法计算平均定时误差信号E，输出平均定时误差信号E至滤波单元(4)；

滤波单元(4)：用于对误差检测单元(3)输出的平均定时误差信号E进行低通滤波，获取控制信号W并传递给控制单元(5)；

控制单元(5)：用于更新结构指示信号S和插值参数μ，并输出至插值单元(2)；

输出单元(6)：用于根据结构指示信号S计算输出指示信号R，根据结构指示信号S选取插值帧F₂中的对应采样作为符号帧F₃，并将符号帧F₃和输出指示信号R作为整个系统的输出。

2.根据权利要求1所述的用于全数字接收机的并行符号同步系统，其特征在于，所述的控制单元(5)包括插值参数更新单元(5-1)，指示信号更新单元(5-2)和调整单元(5-3)；

所述的插值参数更新单元(5-1)：用于根据控制信号W更新插值参数μ并传递给调整单元(5-3)、根据插值参数μ更新指示控制信号H并传递给指示信号更新单元(5-2)；

所述的指示信号更新单元(5-2)：用于根据指示控制信号H更新结构指示信号S；

所述的调整单元(5-3)：用于根据结构指示信号S对插值参数μ进行调整。

3.根据权利要求2所述的用于全数字接收机的并行符号同步系统，其特征在于，所述结构指示信号S表示了对应的插值帧F₂的结构，具体为：S＝0代表F₂中第偶数个采样为最佳采样信号；S＝1代表F₂中第奇数个采样为最佳采样信号；S＝2代表F₂中第3个起的第奇数个采样为最佳采样信号；S＝3代表F₂中第奇数个采样和最后一个采样为最佳采样信号；S＝4代表F₂中第3位起的第奇数个采样和最后一个采样为最佳采样信号；所述最佳采样信号作为符号帧F₃输出。

4.根据权利要求1所述的用于全数字接收机的并行符号同步系统，其特征在于，所述输入帧的长度固定，所述符号帧的长度可变且由结构指示信号S控制、由输出指示信号R表示，具体为：令并行路数为2N，当S＝0、1、4时，R＝N；当S＝2时，R＝N-1；当S＝3时，R＝N+1。

5.根据权利要求1所述的用于全数字接收机的并行符号同步系统，其特征在于，所述插值参数μ为矢量，且取值可以超出[0,1]区间，所述控制信号W为标量。

6.一种用于全数字接收机的并行符号同步方法，其特征在于该方法包括步骤：

S1：对串行输入信号进行串并转换且并行路数为偶数，其输出称为输入帧F₁；

S2：根据结构指示信号S和插值参数μ对输入帧F₁进行并行插值，插值结果作为插值帧F₂；

S3：根据插值帧F₂和结构指示信号S，通过Gardner算法计算平均定时误差信号E；

S4：对平均定时误差信号E进行低通滤波，获取控制信号W；

S5：根据控制信号W更新插值参数μ和结构指示信号S；

S6：根据结构指示信号S计算输出指示信号R，根据结构指示信号S选取插值帧F₂中的相应采样信号作为符号帧F₃；输出符号帧F₃和输出指示信号R。

7.根据权利要求6所述的用于全数字接收机的并行符号同步方法，其特征在于，所述的步骤S5具体包括如下步骤：

步骤S5-1：根据控制信号W更新插值参数μ，并根据插值参数μ更新指示控制信号H，公式如下：

μ_m+1,k＝mod(μ_m,2N,1)-kW

式中，μ_m+1,k表示更新后的插值参数的第k个分量，k为取值1至2N的整数；μ_m,2N表示当前插值参数的第2N个分量，2N表示并行路数；H_m+1表示更新后的指示控制信号，当前指示控制信号H_m包含两个分量H1_m,H2_m，代表向下取整；

步骤S5-2：根据指示控制信号H更新结构指示信号S，具体更新方式采用有限状态机进行：

当前结构指示信号S＝0时：若当前指示控制信号H＝[1,0]，下一结构指示信号S＝1；若当前指示控制信号H＝[1,-1]，下一结构指示信号S＝4；若当前指示控制信号H＝[-1,0]或[-1,1]，下一结构指示信号S＝2；否则下一结构指示信号S＝0；

当前结构指示信号S＝1时：若当前指示控制信号H＝[0,-1]，下一结构指示信号S＝3；否则下一结构指示信号S＝1；

当前结构指示信号S＝2时：若当前指示控制信号H＝[0,-1]，下一结构指示信号S＝3；若当前指示控制信号H＝[0,0]或[0,1]，下一结构指示信号S＝2；否则下一结构指示信号S＝0；

当前结构指示信号S＝3时：下一结构指示信号S＝0；

当前结构指示信号S＝4时：下一结构指示信号S＝0；

步骤S5-3：根据结构指示信号S对插值参数μ进行调整，具体为：当更新后的结构指示信号S＝3或S＝4时，将插值参数μ的最后一个分量加1。