CN106506135A - 一种吉比特速率的全数字时域并行定时同步系统及方法 - Google Patents
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Abstract
本发明公开了一种吉比特速率的全数字时域并行定时同步系统及方法，其系统包括并行插值滤波器、时序调整器、并行数控振荡器、并行定时误差检测器和环路滤波器；当通信系统的定时同步模块启动，并行插值滤波器对接收到的并行数字信号进行定时同步插值，其方法具体包括如下步骤，根据分数间隔补偿信号μ(n)对N路并行数字信号x(n)进行插值滤波；根据使能信号en(n)对插值滤波后的信号g(n)进行时序调整，输出N路并行的有效输出值h(n)；采用Gardner算法根据N路并行的有效输出值h(n)计算获得定时误差e(n)，并根据定时误差获取定时恢复后的N路有效数据y(n)；本发明提供的这种系统及方法，可实现多路并行数字信号的定时同步，降低吉比特速率的高速传输条件下数字定时同步系统对数字器件和芯片处理速度的要求。
Description
技术领域
本发明属于高速无线数字通信传输技术领域，更具体地，涉及一种吉比特速率的全数字时域并行定时同步系统及方法。
背景技术
在全数字接收机中，由于收发两端的时钟相互独立，频率相位不完全一致，因此在接收端需要采用定时同步技术得到当前采样时刻和最佳采样时刻之间的偏差，从而实现数据的正确接收和恢复。定时同步恢复算法作为数字接收机解调中的关键技术对系统的解调性能产生重要影响。受当前数字器件的处理速度限制，串行定时同步电路的工作速度难以满足高速数字传输系统的要求。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种吉比特速率的全数字时域并行定时同步系统及方法，其目的在于降低定时同步电路的工作时钟频率和实现复杂度，以满足高速数字传输系统的要求。
为实现上述目的，按照本发明的一个方面，提供了一种吉比特速率的全数字时域并行定时同步系统，包括并行插值滤波器、时序调整器、并行数控振荡器、并行定时误差检测器和环路滤波器；
其中，并行插值滤波器的第一输入端作为系统的输入接口，用于接收N路并行数字信号；第二输入端连接并行数控振荡器的第一输出端；时序调整器的第一输入端连接并行插值滤波器的输出端，第二输入端连接并行数控振荡器的第二输出端；并行定时误差检测器的输入端连接时序调整器的输出端；环路滤波器的输入端连接并行定时误差检测器的第一输出端，并行数控振荡器的输入端连接环路滤波器的输出端；并行定时误差检测器的第二输出端作为系统的输出接口，用于输出经过定时同步后的有效信号；
其中，并行数控振荡器用于根据步长调整信号计算获得N路分数间隔补偿信号以及N路使能信号；
并行插值滤波器用于根据N路分数间隔补偿信号对接收到的N路并行数字信号进行定时同步插值，获得N路并行插值结果；其中，N是大于1的自然数；
时序调整器用于根据上述N路使能信号对上述N路并行插值结果进行时序调整，获得N路并行的有效输出值；
并行定时误差检测器用于根据上述N路并行的有效输出值获得经过定时同步处理后的有效信号以及定时误差；
环路滤波器用于对定时误差进行滤波获得步长调整信号。
按照本发明的另一方面，提供了一种吉比特速率的全数字时域并行定时同步方法，具体包括如下步骤：
(1)根据分数间隔补偿信号μ(n)对N路并行数字信号x(n)进行插值滤波；
(2)根据使能信号en(n)对插值滤波后的信号g(n)进行时序调整，输出N路并行的有效输出值h(n)；
(3)采用Gardner算法根据N路并行的有效输出值h(n)计算获得定时误差e(n)，并根据定时误差获取定时恢复后的N路有效数据y(n)；
其中，Gardner算法是一种基于过零检测的串行定时误差检测算法，实现简单，并且独立于载波恢复。
优选的，上述的全数字时域并行定时同步方法，其分数间隔补偿信号μ(n)根据以下方法更新：
(i)通过对N路定时误差e(n)进行滤波获得并行的N路步长调整信号ω(n)；
(ii)根据所述并行的步长调整信号ω(n)与上一次的分数间隔补偿信号计算获得新的N路分数间隔补偿信号μ(n)。
优选地，上述的全数字时域并行定时同步方法，其使能信号en(n)根据以下方法获取：
(1)通过对N路定时误差e(n)进行滤波获得并行的N路步长调整信号ω(n)；
(2)根据N路步长调整信号ω(n)和数控振荡器的控制字的差值的正负性，获得N路使能信号en(n)。
优选地，上述的全数字时域并行定时同步方法，其时序调整的方法具体包括如下步骤：
a、根据N路使能信号en(n)对插值滤波后获得的有效数据h(n)进行存储；
b、统计当前存储的有效数据个数；
c、当有效数据个数大于等于N，将N个有效数据并行输出；并行输出的这N个有效数据即为时序调整后的数据。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
(1)本发明提供的这种比特速率的全数字时域并行定时同步系统及方法，通过并行电路实现并行数字信号的定时同步，降低吉比特以上每秒的高速传输条件下数字定时同步系统对数字器件和芯片的速度要求；
(2)本发明提供的这种比特速率的全数字时域并行定时同步系统及方法，采用基于桶形移位器的时序调整器，能简单地实现添加或扣除采样符号操作，从而简化了定时调整电路。
附图说明
图1是本发明实施例提供的吉比特速率的全数字时域并行定时同步系统的示意图；
图2是本发明实施例提供的吉比特速率的全数字时域并行定时同步系统的插值滤波器Farrow的原理示意图；
图3是本发明实施例提供的吉比特速率的全数字时域并行定时同步系统的并行插值滤波器的原理示意图；
图4是本发明实施例提供的吉比特速率的全数字时域并行定时同步系统的时序调整器的原理示意图；
图5是本发明实施例提供的吉比特速率的全数字时域并行定时同步系统的并行定时误差检测器的原理示意图；
图6是本发明实施例提供的吉比特速率的全数字时域并行定时同步系统的并行环路滤波器的原理示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
以对4路并行数字信号进行处理的系统及方法为实施例对本发明所提供的吉比特速率的全数字时域并行定时同步系统及方法做进一步阐述。
实施例提供的这种吉比特速率的全数字时域并行定时同步系统，其功能框图如图1所示；
包括并行插值滤波器、时序调整器、并行数控振荡器、并行定时误差检测器和环路滤波器；图中n是指内插时刻的序号，每个时刻的多路信号通过符号下标区分；
并行插值滤波器根据并行数控振荡器输出的分数间隔补偿信号μ(n)对接收到的4路并行数字信号x(n)进行插值滤波；输出4路插值滤波后的数据g(n)到时序调整器；
时序调整器根据插值滤波器输出的信号g(n)和并行数控振荡器输出的4路使能信号en(n)对时序进行调整，筛选出插值滤波器的有效输出值h(n)并存储，以4路并行的方式将有效输出值h(n)输出至并行定时误差检测器；
其中，时序调整器用于：
a、根据并行数控振荡器输出的使能信号en(n)将插值滤波器输出的有效数据h(n)保存下来；
b、用计数器统计时序调整器当前存储的有效数据个数；
c、当计数器的值大于等于4时，将4个有效数据并行输出至并行定时误差检测器；
并行定时误差检测器采用Gardner算法，根据4路并行输入的数据h(n)计算出2路定时误差e(n)，并对外输出2路经过定时恢复后的有效数据y(n)；
环路滤波器对定时误差e(n)进行滤波，并输出两路步长调整信号ω(n)至并行数控振荡器；
并行数控振荡器根据两路并行的步长调整信号ω(n)，调整数控振荡器内部控制字，从而调整内插采样点的位置，获得4路分数间隔补偿信号μ(n)，以及4路使能信号en(n)；4路分数间隔补偿信号μ(n)并行输出至并行插值滤波器，4路使能信号en(n)输出至时序调整器。
实施例中，并行插值滤波器由4组基于多项式的插值滤波器构成；单个插值滤波器采用易于硬件实现的Farrow结构，其原理如图2所示，由4个多抽头系数的FIR滤波器组成，其计算公式(以计算g4(n)为例)为：
其中，g4(n)表示插值结果，x1(n),x2(n),x3(n),x4(n)是指4路插值信号，μ4(n)是指内插分数间隔信号。
图3所示是实施例中，由4个如图2所示的单个插值滤波器所构成的并行插值滤波器的原理示意；实施例中，并行插值滤波器由4个相同的插值滤波器构成，其中μ4(n),x4(n),x3(n),x2(n),x1(n)用于计算g4(n)；μ3(n),x3(n),x2(n),x1(n),x4(n-1)用于计算g3(n)；μ2(n),x2(n),x1(n),x4(n-1),x3(n-1)用于计算g2(n)；μ1(n),x1(n),x4(n-1),x3(n-1),x2(n-1)用于计算g1(n)，从而实现并行定时同步插值。
经过并行插值后的数据g(n)输出至时序调整器；插值滤波器输出的4路结果并非都是有效数据，需要根据数控振荡器产生的4路使能信号en(n)对插值滤波器的输出进行选取，其中有效数据可能是1路、2路或者3路；由于收发两端时钟频率接近，大多情况下不存在扣除或添加采样符号操作，有效数据通常是2路；如果接收机时钟采样速率略高于发送端时，则在误差积累满一个符号后会产生扣除采样符号操作，此时插值滤波器输出的4路并行数据中只有1路是有效数据；反之接收机时钟采样速率略低于发送端时，则在误差积累满一个符号后会产生添加采样符号操作，此时其输出中有效数据是3路。
实施例所提供的吉比特速率的全数字时域并行定时同步系统的时序调整器的原理示意图如图4所示，数据选择器根据使能信号en(n)筛选4路并行数据中的m路(m为1、2或者3)有效数据，将其存储在桶形移位器中，同时计数器保存桶形移位器中有效数据的个数；当计数器大于等于4时，计数器通过输出控制信号out_enable控制桶形移位器，将4路有效数据h(n)并行输出给后面的定时误差检测器，同时计数器减4。
定时误差检测器的输入为两倍插值数据，相当于每个符号两个采样点，一个为最佳采样点，一个为中间采样点；实施例中，采用Gardner算法检测定时误差，即用3个连续采样点计算定时误差，每两个最佳采样点得到一个定时误差；假定nTS为最佳采样时刻，而其距离最佳采样位置的偏差为τ，此时时序调整器送至并行定时误差器的数据为：
h(n)＝x(nTs+τ),(n＝1,2,…)；
本发明实施例提供的吉比特速率的全数字时域并行定时同步系统的并行定时误差检测器的原理如图5所示，4路并行定时同步器中，Gardner误差检测算法的表达式为：
计算获得定时误差值e1(n),e2(n)，环路滤波器对定时误差值e1(n),e2(n)进行滤波，输出并行的相位步长ω(n)至并行数控振荡器；实施例所采用的滤波器为2阶环路滤波器，其表达式为：
ω(n)＝ω(n-1)+c1×[e(n)-e(n-1)]+c2×e(n)；
其中，c1＝2×wn×ξ/K，通过调整环路带宽wn与环路增益K，可以改变环路的收敛时间与捕获带宽等性能；环路的阻尼系数ξ取值为0.707。
本实施例提供的吉比特速率的全数字时域并行定时同步系统的并行环路滤波器的原理如图6所示，当采用并行结构时，若输入为2路定时误差e1(n),e2(n)，环路滤波器可以得到2个相位步长ω1(n),ω2(n)：
并行数控振荡器得到环路滤波器给出的相位步长后，以新的步长运行；数控振荡器是一个相位递减器，其差分方程为：η(n)＝[η(n-1)-ω(n-1)]mod1；
其中mod为求余运算，保证η(n)的值始终在[0,1)区间；η(n)为第n个工作时钟的NCO寄存器内容，ω(n)为数控振荡器控制字，即相位递减器的步长，两者都是正小数。减法操作由时钟控制，当寄存器中的数减到负数时，输出一位使能信号，表明此次插值滤波器的输出为有效；设此时为第n个工作时钟，得到分数间隔为：
为实现并行定时同步，并行数控振荡器由多个并行的NCO构成；运用二进制运算规律：计算公式为η(n)＝η(n-1)-ω(n-1)；不判断η的正负，也不对η进行模1操作；
以实施例中的4路并行定时同步为例，
η1(n)＝η4(n-1)-ω1(n)
η2(n)＝η1(n)-ω1(n)
η3(n)＝η2(n)-ω2(n)
η4(n)＝η3(n)-ω2(n)
其中η(n)为中间变量，初始化为0；4路的使能信号en(n)可由相邻两个η(n)值符号位异或得到：
分数间隔补偿信号μ(n)根据en(n)和η(n)共同计算得到，当与μ(n)值对应的使能信号en(n)有效时μ(n)值才会更新，否则保持不变；由于相位步长ω(n)的值在0.5附近变化且变化极小，μ(n)＝η(n)/ω(n)简化为μ(n)＝2×η(n)，具体公式为：
μ1(n)＝en1(n)？[2×η1(n)]:μ4(n-1)
μ2(n)＝en2(n)？[2×η2(n)]:μ1(n)
μ3(n)＝en3(n)？[2×η3(n)]:μ2(n)
μ4(n)＝en4(n)？[2×η4(n)]:μ3(n)
并行数控振荡器输出4路分数间隔补偿信号μ(n)至并行插值滤波器，供其进行定时同步插值；同时输出4路使能信号en(n)至时序调整器，供其筛选出插值滤波器的有效输出数据；
对于本发明的任一实施例，当接收端符号采样频率为1GHz时，如果并行路数为N，电路运行的最高频率仅需达到1/NGHz，就能很好的完成定时同步功能；对于4路并行实施例，时钟速率为250MHz；对于8路并行实施例，时钟速率只要求125MHz；本发明提出的吉比特速率的全数字时域并行定时同步方法可以大幅度降低定时同步电路对于数字器件和芯片的最高工作时钟频率要求，且复杂度低、易于实现。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种吉比特速率的全数字时域并行定时同步系统，其特征在于，包括并行插值滤波器、时序调整器、并行数控振荡器、并行定时误差检测器和环路滤波器；
所述并行插值滤波器的第一输入端作为所述全数字时域并行定时同步系统的输入接口，用于接收N路并行数字信号，第二输入端连接并行数控振荡器的第一输出端；时序调整器的第一输入端连接并行插值滤波器的输出端，第二输入端连接并行数控振荡器的第二输出端；并行定时误差检测器的输入端连接时序调整器的输出端；环路滤波器的输入端连接并行定时误差检测器的第一输出端，并行数控振荡器的输入端连接环路滤波器的输出端；并行定时误差检测器的第二输出端作为所述全数字时域并行定时同步系统的输出接口，用于输出经过定时同步后的有效信号。
2.如权利要求1所述的全数字时域并行定时同步系统，其特征在于，所述并行数控振荡器用于根据步长调整信号计算获得N路分数间隔补偿信号以及N路使能信号；
所述并行插值滤波器用于根据N路分数间隔补偿信号对接收到的N路并行数字信号进行定时同步插值，获得N路并行插值结果；其中，N是大于1的自然数；
所述时序调整器用于根据上述N路使能信号对上述N路并行插值结果进行时序调整，获得N路并行的有效输出值；
所述并行定时误差检测器用于根据上述N路并行的有效输出值获得经过定时同步处理后的有效信号以及定时误差；
所述环路滤波器用于对定时误差进行滤波获得步长调整信号。
3.一种基于权利要求1或2所述的全数字时域并行定时同步系统的吉比特速率的全数字时域并行定时同步方法，其特征在于，包括如下步骤：
(1)根据分数间隔补偿信号μ(n)对N路并行数字信号x(n)进行插值滤波；
(2)根据使能信号en(n)对插值滤波后的信号g(n)进行时序调整，输出N路并行的有效输出值h(n)；
(3)采用Gardner算法根据N路并行的有效输出值h(n)计算获得定时误差e(n)，并根据定时误差获取定时恢复后的N路有效数据y(n)。
4.如权利要求3所述的全数字时域并行定时同步方法，其特征在于，所述分数间隔补偿信号μ(n)根据以下方法更新：
(i)通过对N路定时误差e(n)进行滤波获得并行的N路步长调整信号ω(n)；
(ii)根据所述并行的步长调整信号ω(n)与上一次的分数间隔补偿信号计算获得新的N路分数间隔补偿信号μ(n)。
5.如权利要求3所述的全数字时域并行定时同步方法，其特征在于，所述使能信号en(n)根据以下方法获取：
(I)通过对N路定时误差e(n)进行滤波获得并行的N路步长调整信号ω(n)；
(II)根据N路步长调整信号ω(n)与所述数控振荡器的控制字的差值的正负性获得N路使能信号en(n)。
6.如权利要求3所述的全数字时域并行定时同步方法，其特征在于，所述时序调整的方法包括如下步骤：
a、根据N路使能信号en(n)对插值滤波后获得的有效数据h(n)进行存储；
b、统计当前存储的有效数据个数；
c、当有效数据个数大于等于N，将N个有效数据并行输出；并行输出的N个所述有效数据即为时序调整后的数据。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170315 |