CN101458329A

CN101458329A - 时域并行采样率变换方法

Info

Publication number: CN101458329A
Application number: CNA2009100760475A
Authority: CN
Inventors: 潘长勇; 杨再初; 张彧; 王劲涛; 杨知行
Original assignee: Tsinghua University
Current assignee: Tsinghua University
Priority date: 2009-01-06
Filing date: 2009-01-06
Publication date: 2009-06-17
Anticipated expiration: 2029-01-06
Also published as: CN101458329B

Abstract

一种时域并行采样率调整方法，该方法适用于数字信息传输技术领域。其特征在于：所有处理均采用并行算法，通过CIC滤波器、CFIR滤波器、PFIR滤波器和分数间隔抽取滤波器的相互组合，实现大范围的数字采样率变换。其中CIC抽取滤波器采用时域并行的结构实现，CFIR滤波器、PFIR滤波器采用基于多相滤波器的时域并行结构。分数间隔抽取器由控制器和多项式内插器组成，控制器采用了一种并行各支路相互独立的方法，提高了硬件实现过程中的处理速度；多项式内插器采用查表方法实现，节约了可编程逻辑器件中有限的逻辑以及乘法器资源。该系统适合全数字电路实现，尤其是可编程门阵列(FPGA)实现。

Description

时域并行采样率变换方法

技术领域

本发明属于数字信息传输领域，特别涉及一种采用并行方法实现大范围有理数倍数字采样率变换，该算法应用于高速数据传输领域，比如高速遥感卫星信号传输以及接收等领域。

背景技术

进入21世纪以后，航天技术的兴起及其在军事上的应用，使战场空域迅速从大气层扩展到了外层空间，拓展了军事活动和国防安全的领域，改变了现代战争的形态。遥感卫星技术是其中的重要组成部分，它是指在基于太空的卫星平台上，运用各种传感器(如可见光、红外探测、雷达等)获取地面的信息，通过对数据的处理，研究地面物体的形状、尺寸、位置、性质及其与环境之间关系的一门应用科学技术。

遥感卫星各种传感器获得的数据一般通过微波传送回地面，进行进一步处理，以获得有用的信息。随着遥感卫星传感器分辨率的提高，图象数据的速率急剧提高，我国的资源二号卫星数据率达到了2×102.25Mbps，IKONOS(伊克诺斯)、QUIKBIRD(快鸟)的数据率达到了320Mbps，而下一代卫星的最高传输速率将达到1000—2000Mbps，由于常规串行数字解调方法需要的数字信号处理速度超过了目前CMOS工艺的极限，不能满足将来卫星传输速率的要求，必须采用并行解调的方法，同时AD采样时钟也将成为并行数字解调的关键。

为了实现多速率接收的目的，AD采样时钟有两种模式可以采用：

1)借助于频综技术，ADC抽样率随着码率的变化而变化；

2)固定时钟采样速率，借助于有理数重采样技术，调整信号的采样率，使之适合时钟恢复算法。

对第一种方法，AD采样时钟是连续可变的，这种方法的特点是采样速率随符号速率的变化而变化，为了达到速率连续可调的目的，一种通用的方法是采用DDS技术生成时钟，对于600Mbps到2000Mbps(QPSK调制)的传输速率，在四倍符号率采样的情况下，需要设置时钟速率为1200MHz～2400MHz。目前DDS只能生成四五百兆左右的时钟，而通过锁相环路生成采样时钟，环路滤波器需要多个硬件备份，这对硬件设计造成一定的难度。这种方式处理起来相对简单，便于实现，但只适合速率较低的情况，满足不了高速解调的要求。

第二种方法采用本地晶振提供固定的采样时钟，时钟频率对最高传输速率满足Nyquist采样定理，借助有理数重采样技术，把采样速率转换到略高于四倍符号率(或两倍符号率)，然后通过时钟环路算法对数据进行采样点调整。这种方法硬件结构相对简单，不需要复杂的时钟环路，但需要对采样数据进行并行速率调整。

针对上述背景，本发明提出了一种在时域实现并行采样率变换的结构，旨在完成从采样率2000MHz到[1MHz，2000MHz]范围内的任意采样率变换。

发明内容

本发明的目的在于提供一种时域实现并行采样率变换方法。

本发明所述的时域并行采样率变换方法，其特征在于，所述方法是在数字信号处理器中依次按以下步骤完成的：

步骤(1)用一个采样速率固定为f_s的ADC对输入信号进行模/数转换，该采样速率f_s相对于输入信号的最高速率满足Nyquist采样定理；

步骤(2)所述ADC的输出信号经过串并转换，转换为L路并行信号X(0)、X(1)、…、X(L-1)，每路信号的速率为f_s/L，其中L为整数，且大于或等于2；

步骤(3)所述步骤(2)得到的L路并行信号经过L路并行的CIC滤波器(级联积分器梳状滤波器)，进行大范围整数倍采样率变换，得到速率为fs/(LR)的L路低采样率信号Y(0)、Y(1)、…、Y(L-1)，R为抽取率，其步骤如下：

步骤(3.1)所述L路并行信号X(0)、X(1)、…、X(L-1)送入所述CIC滤波器中的四个依次串联的并行累加器，其中前一级累加器的输出作为后一级累加器的输入，第s级累加器的输出用Xs(0)、Xs(1)、…、Xs(L-1)表示，s＝1、2、3、4，每个累加器按以下步骤作累加运算：

步骤(3.1.1)对L路并行输入信号按

求和，其中n＝0、1、…、L-1，得到L路并行信号S_s(0)、S_s(1)、…、S_s(L-1)；

步骤(3.1.2)所述求和信号S_s(L-1)输入一个累加器，得到信号Xs(L-1)；

步骤(3.1.3)所述Xs(L-1)信号分别与步骤(3.1.1)中所得L-1路信号Ss(0)、Ss(1)、…、S_s(L-2)相加，得到L-1路并行信号Xs(0)、Xs(1)、…、Xs(L-2)；

步骤(3.1.4)把步骤(3.1.2)和步骤(3.1.3)得到的信号Xs(0)、Xs(1)、…、Xs(L-1)作为下一级累加器的输入，每一级累加器重复步骤(3.1.1)～步骤(3.1.3)，直到第四级累加器得到L路并行的累和信号X₄(0)、X₄(1)、…、X₄(L-1)；

步骤(3.2)所述步骤(3.1)得到的L路并行且带有相差的信号X₄(0)、X₄(1)、...、X₄(L-1)送入一个并行抽取器，根据输入信号速率所对应的抽取率R_cic实现数据抽取，得到低速率的L路并行信号X′(0)、X′(1)、…、X′(L-1)；

步骤(3.3)所述步骤(3.2)得到的L路并行信号X′(0)、X′(1)、…、X′(L-1)送入四个依次串联的并行差分器，按照时间顺序和相位顺序进行差分运算，得到L路并行输出结果Y(0)、Y(1)、…、Y(L-1)，第一级差分器的输入为步骤(3.2)所述信号X′(0)、X′(1)、…、X′(L-1)，其它各级差分器的输入为上一级差分器的输出，对于第s级差分器而言，第一路输出信号为

Z^-1表示延时一个时钟周期，其它各并行支路的输出为

Y_{s}^{'} (n) = Y_{s - 1}^{'} (n) - Y_{s - 1}^{'} (n - 1),

n为并行支路序号；

步骤(4)把步骤(3)得到的L路低采样率信号送入第一级时域并行补偿滤波器CFIR，该滤波器在信号频带内的频率响应是所述CIC滤波器的逆，在其它频率则呈现阻带特性，CFIR滤波器同时完成2倍抽取；

步骤(5)把步骤(4)得到的输出信号送入第二级时域并行可编程滤波器PFIR，虑除带外干扰，使阻带衰减在40dB以上，同时对输入信号作两倍抽取；

步骤(6)把步骤(5)输出的数据送入一个L路时域并行的分数间隔抽取滤波器，按以下步骤完成抽样率为(1，2)之间的速率转换：

步骤(6.1)设置所述分数间隔抽取滤波器的抽取率D，D的取值范围为1<D<2；

步骤(6.2)控制器根据设定的所述抽取率D，分别计算出各并行支路每个时刻的使能信号，当使能信号为false时，表示该时刻内插数据应抛弃，当使能信号为true，表示该时刻内插数据有效，kT时刻的使能信号值根据下式判断：

其中T为输出的并行数据时钟周期，n为并行支路序号，在8路并行时各支路对应的n值依次为：1、2、3、4、5、6、7、8，k为输入数据时钟计数值，x为量化误差补偿量，是一个自然数，

A = \frac{1}{D} - Q_{err},

Q_err为

的量化误差，D为抽取率；当上式成立时，该支路输出的内插数据有效，该时刻使能信号为true，否则该支路输出的内插数据需要丢弃，使能信号为false。其中，所述量化误差补偿量x由下式确定：

步骤(6.3)按下式分别计算各并行支路k时刻的时间偏差量μ值：

其中

x为量化误差补偿量，0≤μ≤1；

步骤(6.4)待抽取数据和步骤(6.3)得到的参数送入多项式内插单元进行内插运算，并根据步骤(6.2)输出的使能信号对输入数据进行抽取：

步骤(6.4.1)根据μ值与C_i(μ)、C_i(1-μ)的函数关系，以及μ值量化位宽建立查询表，其中地址A_i对应的值为

w为μ值量化位宽，0≤A_i≤2^w-1，该查询表应用了系数的对称性关系C_i(μ)＝C_M-i+1(1-μ)，M为多项式内插器的阶数，0≤i≤M；

步骤(6.4.2)根据μ值得到地址

步骤(6.4.3)按步骤(6.4.2)所述两个地址查表得到C_i(μ)和C_M-i+1(μ)＝C_i(1-μ)，其中0≤i≤M/2；

步骤(6.4.4)根据步骤(6.4.3)查表得到的C_i(μ)和C_M-i+1(μ)按下式计算y(n)：

得到符合速率要求的输出数据。

以上各步骤可以灵活组合，根据不同采样率变换倍数，确定上述各步骤之间的组合关系，以实现大范围采样率变换，即从采用率2000MHz到[1MHz，2000MHz]范围内的任意采样率变换。

系统仿真结果表明，时域并行采样率变换带来的性能恶化非常小，图14给出了CIC抽取率为2，分数间隔抽取部分抽取率为1时各级滤波器的频响曲线，以及各部分组合在一起时联合频响曲线，其中通带内纹波小于0.2dB，阻带抑制大于40dB，满足实际使用要求。

该方法已经在现场可编程器件(FPGA)上实现，工作正常，证明了本发明所述方法的可实现性。

附图说明

图1为时域并行采样率变换结构框图。

图2为CIC，CFIR，PFIR和分数间隔抽取滤波器设置方法。

图3为并行CIC滤波器结构图。

图4为L路并行CIC滤波器中并行累加器的结构图。

图5为L路并行CIC滤波器中单条支路抽取器结构图。

图中MUX为二选一的选择器，当S＝1时选择Δ-R，当S＝0时选择Δ，其中Δ＝mod(8，Rcic)，Rcic为抽取率；累加器的初始值C0＝mod(k，Rcic)，其中k为并行支路序号，如8路并行各支路的k值依次为：0，1，2，3，4，5，6，7；

当C≥Rcic时比较器1输出为1，否则输出为0；当C＝Rcic时比较器2输出为1，表示当前该支路数据需要保留，否则输出为0，表示当前该支路数据需要抛弃。

图6为L路并行CIC滤波器中差分器结构图。

图7为两路并行FIR滤波器结构图。

图8为四路并行FIR滤波器结构图。

图9为八路并行FIR滤波器结构图。

图10为M＝6、N＝4多项式内插器对应的Farrow结构系数。

图11为第n条并行支路对应的分数间隔抽取器结构图。

图中L为并行路数，2路并行时L＝2，4路并行时L＝4，8路并行时L＝8。

图12为分数间隔抽取控制器结构图，其中包含量化误差补偿部分。

对第n路并行支路，累加器1的初始值为n，累加器2的初始值为nA；选择器根据x1、x2的值选择输出，当x1＝1时输出μn，k＝μ1，否则μn，k＝μ2。

图13为仿真得到的一种情况下的频响曲线。

具体实施方式

步骤1：

从高速ADC获得的数字信号并行输入时域并行CIC滤波器，完成大范围采样率转换，比如，采样率从2000MHz降到8MHz，其中图3～图6分别给出了该滤波器的结构框图和组成该滤波器的三个部分(并行累加器、抽取器和并行差分器)结构框图。

图3是CIC滤波器的总体结构框图，由1到4个串联的并行累加器、一个并行抽取器和1到4个串联的并行差分器组成。其中并行累加器完成对输入并行信号累和计算，输出并行带有一定相差的累加信号，并行抽取器完成并行抽取，并行差分器对输入的并行信号按照信号的时间顺序以及相位顺序完成差分计算，图中L表示并行支路数，Fh表示抽取之前的数据速率，F1表示抽取之后的数据速率。

图4给出了L路并行CIC滤波器中单级累加器的结构框图，CIC滤波器具有四个相互串联的该结构累加器，图中Z^-1表示1个时钟周期的延时，X_s(0)、X_s(1)、…X_s(L-1)表示第s级累加器的并行输出信号，第一级累加器的输入信号为X(0)、X(1)、…X(L-1)。

图5给出了L路并行CIC滤波器中单路抽取器的结构框图，图中Z^-1表示1个时钟周期的延时，R_cic为CIC抽取滤波器抽取率；Δ＝mod(L，R_cic)(即并行支路数L对抽取率R_cic求余)；MUX为二选一的选择器(当S＝1时选择Δ-R_cic，当S＝0时选择Δ)；C为累加器的输出，该累加器的初始值为C₀＝mod(n，R_cic)，其中n为并行支路按照相位顺序所对应的序号，对L路并行，n的取值依据相位关系依次为0，1，2，…，L-1；当C≥Rcic时比较器1输出结果S＝1，否则S＝0；C＝R时比较器2输出为1，表示当前该支路数据需要保留，否则输出为0，表示当前该支路数据需要丢弃。

图6给出了L路并行CIC滤波器中单级差分器的结构框图，CIC滤波器具有四个相互串联的该结构差分器，图中Z^-1表示1个时钟周期的延时，

表示第s级差分器的并行输出信号，第一级差分器的输入信号为并行抽取器的输出X′(0)、X′(1)…X′(L-1)。

详细操作步骤如下：

步骤(1.1)4个串接的并行累加器对L路并行输入数据进行累加，累加结果L路并行输出，中间寄存器的位宽等于W_in+4×log₂(R_max)-1，其中W_in为输入数据的位宽，R_max为CIC最大抽取率，其详细操作步骤如下：

步骤(1.1.1)所述L路并行信号X(0)、X(1)、…X(L-1)送入4个依次串联的并行累加器，其中前一级累加器的输出作为后一级累加器的输入，第s(s＝1、2、3、4)级累加器的输出用X_s(0)、X_s(1)、…X_s(L-1)表示，第一级累加器的输入为X(0)、X(1)、…X(L-1)，每级并行累加器的结构框图如(图4)所示，该累加器按以下步骤作累加运算：

步骤(1.1.1.1)首先对L路并行输入信号按

求和得到L路并行信号S_s(0)、S_s(1)、…、S_s(L-1)，其中n为并行支路序号(n＝0、1、…、L-1)；

步骤(1.1.1.2)所述求和信号S_s(L-1)输入一累加器，得到信号X_s(L-1)；

步骤(1.1.1.3)所述X_s(L-1)信号经一个时钟周期延时得到信号S_D，然后分别与步骤(1.1.1.1)中所述L-1路并行信号S_s(0)、S_s(1)、…、S_s(L-2)相加，得到L-1路并行输出信号X_s(0)、X_s(1)、…X_s(L-2)；

步骤(1.2)所述步骤(1.1)得到的并行且带有相差的累加信号X₄(0)、X₄(1)、…X₄(L-1)送入一个并行抽取器，按指定抽取率实现数据抽取，得到低速率的L路并行信号X′(0)、X′(1)…X′(L-1)，其中抽取率的取值参照(图2)，单条支路的抽取逻辑如(图5)所示，详细操作步骤如下：

步骤(1.2.1)选择器MUX根据信号S选择一个输入信号作为输出，输出信号用X_mux表示，当S＝1时选择Δ-R_cic，当S＝0时选择Δ，其中S信号由步骤(1.2.3)获得；

步骤(1.2.2)所述X_mux信号送入一累加器，得到输出信号C，其中累加器的初始值为C₀＝mod(n，Rcic)，n为并行支路序号，n＝0、1、…L-1；

步骤(1.2.3)所述步骤(1.2.2)得到的信号C送入比较器1，当C≥R_cic时比较器1输出S＝1，否则输出S＝0；

步骤(1.2.4)所述步骤(1.2.2)得到的信号C送入比较器2，当C＝R_cic时比较器2输出Enable＝true，表示当前数据需要保留，否则输出为false，表示当前数据需要丢弃；

步骤(1.3)所述步骤(1.2)得到L路并行信号X′(0)、X′(1)…X′(L-1)输入4个依次串接的并行差分器按照时间顺序和相位顺序进行差分运算，得到L路并行输出结果Y(0)、Y(1)、…Y(L-1)，其中每一级差分器的结构框图如(图6)所示，第s级差分器的输出用

表示，前级的差分器的输出作为后级差分器的输入，第一级差分器的输入为步骤(1.2)所述并行信号X′(0)、X′(1)…X′(L-1)，第一路输出信号为其它各并行支路输出为

Y_{S}^{'} (n) = Y_{S - 1}^{'} (n) - Y_{S - 1}^{'} (n - 1),

n为并行支路的序号；

步骤(1.4)所述步骤(1.3)得到的信号

送入数据截取单元，根据抽取率R_cic从第W_in+ceil(4×log₂(R_cic))-8位开始，向下截取(W_in-1)bits作为输出，其符号位为被截取数据的最高位。

步骤2：

将步骤1得到的数据送入第一级时域并行补偿FIR滤波器(以下简称CFIR滤波器)，完成2倍抽取，比如采率样从8MHz降到4MHz。

CFIR滤波器用于补偿CIC滤波器对信号产生的失真，同时对输入的信号进行两倍抽取，CFIR滤波器在信号通带内的频域响应是CIC滤波器的逆，在其他频率则呈现阻带特性。可以参考图2的QPSK码率与抽取率对应关系来设计合适的CFIR滤波器抽取率或者旁路CFIR滤波器。CFIR滤波器采用时域并行结构实现。L路并行FIR滤波器的表达式为：

Σ_{h = 0}^{L - 1} Y_{h} (z^{L}) z^{- h} = Σ_{i = 0}^{L - 1} H_{i} (z^{L}) z^{- i} Σ_{j = 0}^{L - 1} X_{j} (z^{L}) z^{- j}

其中，

Y_{h} (z^{L}) = Σ_{m = 0}^{\infty} z^{- m} y (mL + h)

表示输出信号的第h相位，

H_{i} (z^{L}) = Σ_{m = 0}^{N / L - 1} z^{- m} h (mL + i)

表示系统函数的第i相位，

X_{j} (z^{L}) = Σ_{m = 0}^{\infty} z^{- m} x (mL + j)

表示输入信号的第j相位。

下式给出了8路并行FIR滤波器的第0相输出的表达式：

Y₀(z⁸)＝H₀(z⁸)X₀(z⁸)+H₁(z⁸)X₇(z⁸)z^-8

+H₂(z⁸)X₆(z⁸)z^-8+H₃(z⁸)X₅(z⁸)z^-8

+H₄(z⁸)X₄(z⁸)z^-8+H₅(z⁸)X₃(z⁸)z^-8

+H₆(z⁸)X₂(z⁸)z^-8+H₇(z⁸)X₁(z⁸)z^-8

在上式基础之上，通过对H_i(Z^L)的合理组合，可以实现高效FIR并行滤波运算。

图9给出了8路并行FIR滤波器的结构框图，其中奇数路的输出结果被丢弃。

图9所示的结构中G0，G1，G0+G1为图8所示的4路并行FIR滤波器，G0表示偶数时刻的滤波器系数，G1表示奇数时刻的滤波器系数，G0+G1则为相邻奇、偶时刻的系数和。信号首先分为奇偶两个部分，分别输入G0，G1，G0+G1模块，然后分别对以上三个模块的输出信号进行延迟相加等运算。具体信号流程如图9所示。

图8所示的结构中，F0，F1，F0+F1为图7所示的2路并行FIR滤波器，F0表示偶数时刻的滤波器系数，F1表示奇数时刻的滤波器系数，F0+F1则为相邻奇、偶数时刻的系数和。信号首先分为奇偶两个部分，分别输入F0，F1，F0+F1模块，然后分别对以上三个模块的输出信号进行延迟相加等运算。具体信号流程如图8所示。

图7给出了两种2路并行FIR滤波器的结构。在图(a)中，奇偶时刻信号分别送入H0，H1，H0+H1模块，其中H0表示偶数时刻的滤波器系数，H1表示奇数时刻的滤波器系数，H0+H1则为相邻奇、偶数时刻的系数和，然后对以上三个模块的输出信号分别进行延迟相加等运算。具体信号流程如图7(a)所示。图(b)中，奇偶时刻信号分别送入H0，H1，H0-H1模块，其中H0表示偶数时刻的滤波器系数，H1表示奇数时刻的滤波器系数，H0-H1则为相邻奇、偶数时刻的系数差，然后对以上三个模块的输出信号分别进行延迟相加等运算。具体信号流程如图7(b)所示。

步骤3：

将步骤2得到的数据送入第二级时域并行FIR滤波器，完成2倍抽取，比如采样率从4MHz降到2MHz。

该FIR滤波器是可编程滤波器(以下简称为PFIR滤波器)，采用与CFIR相同的结构，不同的是其系数可以在线编程加载。PFIR滤波器用于滤除带外的干扰信号，达到40dB以上的阻带衰减数值，同时对输入的信号按照2:1降采样。

步骤4：

将步骤3得到的数据送入并行分数间隔抽取滤波器，该滤波器完成抽取率为(1，2)之间的采样率转换，比如采样率从2MHz变成1.01MHz。分数间隔抽取滤波器为L路时域并行结构，由插值滤波器以及控制器组成。插值滤波器为M＝6的多项式内插器，其中M为插值滤波器的阶数，图10给出了该内插器对应的一组Farrow结构系数。图11给出了该多项式内插器第n条并行支路的实现结构，n∈{1，2，…，L}，其它并行支路的结构与此一致，图中μ_n，k为第n条支路k时刻控制器输出的插值位置，多项式内插器根据μ_n，k查表得到相应的多项式内插系数，然后与参与内插运算的输入数据相乘并相加运算，得到该时刻得内插结果y(Lk+n)，其中控制器的结构如图12所示。

图12给出了单路控制器的实现结构，其中包含了量化误差补偿部分。对于第n路并行支路，图中累加器1的初始值为n，累加器2的初始值为nA，

A = \frac{1}{D} - Q_{err},

Q_err为

的量化误差，D为抽取率，输出端的选择器根据x1、x2的值选择输出，当x1＝1时输出μ_n，k＝μ1，否则μ_n，k＝μ2。

详细操作步骤如下：

步骤(4.1)控制器根据输入的抽取率D(抽取率的计算如图2所示)，分别计算出各并行支路每个时刻的使能信号，当使能信号为false时表示该时刻内插数据需要抛弃，当使能信号为true时表示内插数据有效，kT(T为输出的并行数据时钟周期)时刻的使能信号值根据下式判断：

n为并行支路序号，如8路并行时各支路对应的n值依次为：1、2、3、4、5、6、7、8，k为输入数据时钟计数值，x为量化误差补偿量(x是一个自然数，该值的计算如步骤(4.2)所示)；当上式成立时，该支路输出的内插数据有效，该时刻使能信号为true，否则该支路输出的内插数据需要丢弃，使能信号为false。

步骤(4.2)根据下式确定量化误差补偿量x：

当上式成立时，需要对量化误差进行补偿，补偿量为x。

步骤(4.3)分别计算各并行支路该时刻对应的时间偏差μ值，其计算公式如下：

其中

x为量化误差补偿量。

步骤(4.4)根据步骤(4.3)输出的μ值查表得到对应的内插系数，以便于步骤(4.5)的多项式内插运算。内插系数C_i(μ)根据μ的取值依次存储在查询表中，其中应用了多项式内插器系数存在的一种对称关系：

表示对

上取整运算，事先将C_i(μ)和C_M-i+1(μ)关于μ(0≤μ≤1)的函数值存储在相同的查询表中，表中各存储字的地址为：0、1、...、2^W-1，其中W为μ的量化位宽，对于地址为i的单元存储的内容为：C_i(i/(2^W-1))，μ和1-μ用Wbits位宽按式

和

进行量化，则量化结果恰好是C_i(μ)和C_i(1-μ)的查表地址，而C_M-i+1(μ)＝C_i(1-μ)，因此以μ的量化值为地址查表可得到C_i(μ)，以1-μ的量化值为地址查表可得到C_M-i+1(μ)，所以查表之前首先进行地址映射，根据步骤(4.3)的μ值得到两个地址

和

然后根据此地址查表得到C_i(μ)和C_M-i+1(μ)，对于系数Cμ()...C_M(μ)共需要M/2张查询表。

步骤(4.5)利用步骤(4.4)得到的系数C_i(μ)，按照下式进行多项式内插运算：

得到符合速率要求的输出数据。

根据上面的各关系式，当分数间隔抽取滤波器抽取率为1.5:1时，内插时刻分别为：0，0.5，0，0，0.5，0，0，0.5，对应的使能信号分别为：1，1，0，1，1，0，1，1；抽取率为1.25:1时，内插时刻分别为0，0.25，0.5，0.75，0，0，0.25，0.5，对应的使能信号分别为：1，1，1，1，0，1，1，1。

经过采样率变换之后的信号速率可以降到要求的采样率，本案例中最后的输出信号速率为1.01M符号每秒。

上述各步骤可以根据输出数据采样率的要求灵活组合，旁路或连通相应部分，以达到要求的输出速率，各部分的连接关系可以参照图2进行设置。

图13给出了CIC抽取率为2，分数间隔抽取部分抽取率为1时各级滤波器的频响曲线，以及各部分组合在一起时联合频响曲线，图中--------为CIC滤波器的频响曲线，—-—-为CFIR滤波器的频响曲线，——为PFIR滤波器的频响曲线，————为总的频响曲线。

在下文中，我们结合附图分别就QPSK全数字解调I路数据以8路并行采样率调整为例来说明本发明所提出的算法原理和结构，其中要求采样率变换单元的输出信号速率要求是4倍符号率。以从2000MHz采样率变换到1.01MHz为例，详细说明本专利是如何采用上述方法进行采样率变换，其中1.01MHz采样率对应四倍符号率采样QPSK的码率为500Kbps。

八路并行采样率调整：

首先，从高速ADC进来的数据，经过串并转换，变成8路并行信号，按照时间顺序，分别以相位0、1、…、7来表示。ADC采样时钟固定为2000MHz，对应的并行数据为每路250MHz，采用本发明所述方法对输入数据进行降采样。

步骤1：

8路并行数据首先经过时域并行CIC滤波器，完成大范围整数倍采样率变换，使单路速率从250MHz变为1MHz，CIC滤波器的抽取率为250。在本实施案例中，CIC滤波器为4级时域并行结构，由4级并行累和器、并行抽取器和4级并行差分器组成，其结构如图3所示，图中L＝8。详细操作步骤如下：

步骤(1.1)4个串接的并行累加器对8路并行输入数据X(0)、X(1)、…X(7)进行累加，其中前一级累加器的输出作为后一级累加器的输入，第s(s＝1、2、3、4)级累加器的输出用X_s(0)、X_s(1)、…X_s(7)表示，第一级累加器的输入为X(0)、X(1)、…X(7)，每级并行累加器的结构框图如(图4)所示，累加结果8路并行输出，中间寄存器的位宽等于W_in+4×log₂(R_max)-1，其中W_in为输入数据的位宽，R_max为CIC最大抽取率，所述累加按如下步骤进行：

步骤(1.1.1)首先对8路并行输入信号按

求和得到8路并行信号S_s(0)、S_s(1)、…、S_s(7)，其中n为并行支路序号(n＝0、1、…、7)；

步骤(1.1.2)所述求和信号S_s(7)输入一累加器，得到信号X_s(7)；

步骤(1.1.3)所述X_s(7)信号经一个时钟周期延时得到信号S_D，然后分别与步骤(1.1.1)中所述7路并行信号S_s(0)、S_s(1)、…、S_s(6)相加，得到7路并行输出信号X_s(0)、X_s(1)、…X_s(6)，最后X_s(0)、X_s(1)、…X_s(6)和X_s(7)共同作为累加器的输出；

步骤(1.2)所述步骤(1.1)得到的并行且带有相差的累加信号X₄(0)、X₄(1)、…X₄(7)送入一个并行抽取器，根据抽取率250实现数据抽取，得到低速率的8路并行信号X′(0)、X′(1)…X′(7)，单条支路的抽取步骤如下：

步骤(1.2.2)所述X_mux信号送入一累加器，得到输出信号C，其中累加器的初始值为C₀＝mod(n，250)，n为并行支路序号，n＝0、1、…7；

步骤(1.3)所述步骤(1.2)得到8路并行信号X′(0)、X′(1)…X′(7)输入4个依次串接的并行差分器按照时间顺序和相位顺序进行差分运算，其中每一级差分器的结构框图如(图6)所示，第s级差分器的输出用

表示，前级差分器的输出作为后级差分器的输入，第一级差分器的输入为步骤(1.2)所述并行信号X′(0)、X′(1)…X′(7)，第一条并行支路输出信号为

其它各并行支路输出为

Y_{S}^{'} (n) = Y_{S - 1}^{'} (n) - Y_{S - 1}^{'} (n - 1),

n为并行支路序号，第四级差分器的结果送入数据截取单元，根据抽取率从第W_in+ceil(4×log₂(250))-8位开始，向下截取(W_in-1)bits作为输出，其符号位为被截取数据的最高位。

步骤2：

步骤1得到的数据送入8路并行CFIR滤波器。CFIR滤波器用于补偿CIC滤波器对信号产生的失真，同时对输入的信号进行两倍抽取，使单路数据速率从1MHz变换到500KHz。具体实现结构如图9所示。

步骤3：

步骤2所得结果送入PFIR滤波器进行抽取滤波。该滤波器采用与CFIR相同的结构，不同的是其系数在线编程加载。PFIR滤波器用于滤除带外的干扰信号，达到40dB以上的阻带衰减数值，同时对输入的信号按照2:1降采样，使单路数据速率从500KHz变换到250KHz。。

步骤4：

步骤3得到的数据送入分数间隔抽取滤波器完成抽取率为(1，2)之间的采样率转换，使单路数据速率从250KHz变换到126.25KHz，抽取率采用16bit定点无符号数进行量化，前4bit为整数部分，后12bit为小数部分。详细操作步骤如下：

步骤(4.1)控制器输入的抽取率为D＝I.980224609375，根据该抽取率分别计算出各并行支路的使能信号，当使能信号为false时表示该时刻内插数据需要抛弃，当使能信号为true时表示内插数据有效，kT(T为输出的并行数据时钟周期)时刻第n(n∈{1，2，3，4，5，6，7，8})条支路的使能信号值根据下式判断：

其中A＝0.5048828125，为的量化结果(该数据存在量化误差)，k为输入数据时钟计数值，x为量化误差补偿量，x是一个自然数，通过步骤(4.2)计算；当上式成立时，使能信号输出为true，否则为false。

步骤(4.2)计算量化误差补偿量x，量化误差补偿量x值由下式确定：

当上式成立时，需要对量化误差进行补偿，补偿量为x，具体实施过程如(图12)所示，设k时刻补偿量为x_k，当k+1时刻成立时，补偿量x_k+1＝x_k+1，否则x_k+1＝x_k，初始时刻的补偿量为0，通过此递推关系可以得到当前时刻的量化误差补偿量x。

步骤(4.3)分别计算各并行支路每个时刻对应的时间偏差μ值，其计算公式如下：

其中

步骤(4.4)根据步骤(4.3)输出的μ值查表得到对应的内插系数C_i(μ)，其中μ采用12bit进行量化，将C_i(μ)关于μ的函数值存储在查询表中，各存储单元的查询地址分别为0、1、…、4095，地址j对应的存储内容为C_i(j/4095)，其中C_i(μ)和C_M-i+1(μ)共用同一张查询表，共需要M/2张查询表，查表按如下步骤进行：

步骤(4.4.1)将μ和1-μ用12bits位宽按式

和

进行量化得到A1和A2，则量化结果A1和A2恰好是C_i(μ)和C_M-i+1(μμ)的查表地址；

步骤(4.4.2)以步骤(4.4.1)中所述A1和A2为地址查表可得到C_i(μ)和C_M-i+1(μ)。

y (n) = Σ_{i = 1}^{M} x (Lk + n + \frac{M}{2} - i) \cdot C_{i} (μ)

得到符合速率要求的输出数据。

经上述处理得到的使能信号和时间偏差值送入基于查表法的多项式内插器，多项式内插器根据μ值查表得到内插多项式系数C_i(μ)，然后进行多项式内插运算，插值过程如图12所示。

经过上述步骤，数据速率可以降到预期的采样率要求。

本发明可以在数字信号处理器(DSP)、现场可编程门阵列(FPGA)、专用集成电路(ASIC)中得到实现。

上面结合附图对本发明的具体实施例进行了详细说明，但本发明并不限制于上述实施例，在不脱离本中请的权力要求的精神和范围情况下，本领域的技术人员可做出各种修改或改型。