CN115021768A - 基于多相滤波的四路并行抽样方法、装置、设备及介质 - Google Patents

基于多相滤波的四路并行抽样方法、装置、设备及介质 Download PDF

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Abstract

本发明公开了基于多相滤波的四路并行抽样方法、装置、设备及介质，该方法应用于包括FIR低通滤波器、D触发器和降采样模块的时钟电路，该方法包括：响应于接收到的四路输入数据，通过四路并行算法进行滤波；对滤波后的数据进行抽样，得到所需采样率的输出数据。本发明提供一种不改变硬件时钟电路，通过计算机算法程序的方式实现320Msps采样率的方法。

Description

基于多相滤波的四路并行抽样方法、装置、设备及介质
技术领域
本发明属于数据采样技术领域，尤其涉及基于多相滤波的四路并行抽样方法、装置、设备及介质。
背景技术
在宽带数字信道化接收机中，与数据采样相关的电路如图1所示。该信号处理模块中包含一个模数转换模块ADC，一个时钟产生模块，一个主FPGA(FPGA1)，一个控制FPGA(FPGA2)。其中模数转换模块ADC的最高采样率为1Gsps，采样位数14bit，通过JESD204B接口输出采样数据。时钟产生模块产生多路时钟输出，分别送给数模转换模块ADC和主FPGA(FPGA1)输出采样时钟、JESD204B参考时钟和工作时钟。控制FPGA(FPGA2)通过SPI接口实现对数模转换模块ADC和时钟产生模块的工作模式控制，以及通过两块FPGA间的互连来实现对主FPGA工作模式控制。主FPGA(FPGA1)通过JESD204B IP核接收ADC的采样数据，并进行数据组合和简单处理，然后送至后续信号处理单元使用。
每个数模转换模块ADC的采样率可在320Msps多个频点间任意设置。但是时钟产生模块无法输出某些特定频率例如320MHz时钟，这就使得ADC无法在320Msps采样频点下进行工作。
发明内容
本发明的目的在于，为克服现有技术缺陷，提供了基于多相滤波的四路并行抽样方法、装置、设备及介质,提供一种不改变硬件时钟电路，通过计算机算法程序的方式实现320Msps采样率的方法。
本发明目的通过下述技术方案来实现：
一种基于多相滤波的四路并行抽样方法，应用于包括FIR低通滤波器、D触发器和降采样模块的时钟电路，所述方法包括：
响应于接收到的四路输入数据，通过四路并行算法进行滤波；
将滤波后的数据转换为卷积形式；
对滤波后的数据进行抽样，得到所需采样率的输出数据。
进一步的，所述通过四路并行算法进行滤波具体包括：
所述接收到的四路输入数据包括x[4n]、x[4n-1]、x[4n-2]、x[4n-3]，FIR低通滤波器每个周期输入四个数据，同时每个周期输出四个滤波后的数据y[4n]、y[4n-1]、y[4n-2]、y[4n-3]；
将滤波后的数据y[4n]、y[4n-1]、y[4n-2]、y[4n-3]转换成卷积形式。
进一步的，所述四路输入数据通过参考时钟将输入信号做1:4串并转换获得。
进一步的，所述四路输入数据的每一路数据时钟为240MHz。
进一步的，所述对滤波后的数据进行抽样包括对所述四路输入数据进行3倍抽样，抽样时钟为80MHz。
进一步的，所述时钟电路包括模数转换模块，模数转换模块的采样频点设置为960Msps。
另一方面，本发明还提供了一种基于多相滤波的四路并行抽样装置，所述装置包括：
滤波模块，响应于接收到的四路输入数据，通过四路并行算法进行滤波；
抽样模块，用于对滤波后的数据进行抽样，得到所需采样率的输出数据。
可选地，所述滤波模块通过四路并行算法进行滤波具体包括：
所述接收到的四路输入数据包括x[4n]、x[4n-1]、x[4n-2]、x[4n-3]，FIR低通滤波器每个周期输入四个数据，同时每个周期输出四个滤波后的数据y[4n]、y[4n-1]、y[4n-2]、y[4n-3]；
将滤波后的数据y[4n]、y[4n-1]、y[4n-2]、y[4n-3]转换成卷积形式。
可选地，所述滤波模块接收到的四路输入数据通过参考时钟将输入信号做1:4串并转换获得。
可选地，所述滤波模块接收到的四路输入数据的每一路数据时钟为240MHz。
可选地，所述抽样模块在对滤波后的数据进行抽样包括对述四路输入数据进行3倍抽样，抽样时钟为80MHz。
另一方面，本发明还提供了一种计算机设备，计算机设备包括处理器和存储器，所述存储器中存储有计算机程序，所述计算机程序由所述处理器加载并执行以实现上述的任意一种基于多相滤波的四路并行抽样方法。
另一方面，本发明还提供了一种计算机可读存储介质，所述存储介质中存储有计算机程序，所述计算机程序由处理器加载并执行以实现上述的任意一种基于多相滤波的四路并行抽样方法。
本发明的有益效果在于：
(1)本发明提供的基于多相滤波的四路并行抽样方法、装置、设备及介质在不改变硬件时钟电路的前提下，通过更改计算机以软件的方式实现系统对特定采样率的需求，易于实现。
(2)本发明提供的基于多相滤波的四路并行抽样方法、装置、设备及介质所应用的电路简单，仅采用了低通滤波器、D触发器和降采样模块实现了降采样功能，占用资源低。
附图说明
图1是本发明实施例宽带数字化接收机数据采样电路原理示意图；
图2是本发明实施例提供的基于多相滤波的四路并行抽样方法流程示意图；
图3是本发明实施例四路并行数据流示意图；
图4是本发明实施例四路并行滤波结构原理示意图；
图5是本发明实施例四路并行滤波算法实现结构框图；
图6是本发明实施例四路并行滤波算法FPGA实现结构框图；
图7是本发明实施例提供的基于多相滤波的四路并行抽样装置结构框图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在宽带数字信道化接收机中，每个数模转换模块ADC的采样率可在320Msps多个频点间任意设置。但是时钟产生模块无法输出某些特定频率例如320MHz时钟，这就使得ADC无法在320Msps采样频点下进行工作。
为了解决上述技术问题，提出了本发明基于多相滤波的四路并行抽样方法、装置、设备及介质的下述各个实施例。
实施例1
本实施例以使得模数转换模块ADC在320Msps采样频点下进行工作为例进行说明。
本方法将ADC设置在960Msps的采样频点，然后在FPGA内做3倍抽样，将采样率降样到320Msps。
参照图2和图6,，如图2所示是本实施例提供的基于多相滤波的四路并行抽样方法流程示意图，如图6所示是本实施例四路并行滤波算法FPGA实现结构框图。
data0_i～data3_i表示JESD204B的输出数据，sample_clk表示抽样时钟240MHz，down_sample_clk表示抽样时钟80MHz，down_sample_data0～down_sample_data3表示抽样数据，para_fir_channel0～para_fir_channel3为四个并行滤波模块，四个模块分别用来对JESD204B输出的四路信号进行滤波等处理，deci_filter为降采样模块，该模块的主要用于在并行滤波模块分别对四路信号处理完成后，将输出信号送给降采样模块进行数据抽取处理，抽取后的信号再送至后续信号处理单元使用。
该方法应用于包括四路FIR低通滤波器、三个D触发器和一个降采样模块的时钟电路。
其中，四路FIR低通滤波器，用于四路输入数据滤波；D触发器，用于将数据延迟一个时钟周期；降采样模块，用于滤波数据的降采样。
本实施例中滤波器阶数取32，降采样模块对滤波数据进行3倍降采样，D触发器对输入数据延迟一个时钟周期。四路FIR低通滤波器的输入端与JED204B输出端相连，四路FIR低通滤波器输出端与降采样模块的输入端相连。降采样模块与四路FIR低通滤波器输出端相连。D触发器输入端与JED204B输出端相连，D触发器的输出端与四路FIR低通滤波器的输入端相连。四路FIR低通滤波器，利用JED204B输出的四路数据和经D触发器的延迟信号，将经过低通滤波后的数据输出给降采样模块，降采样模块通过3倍降采样后输出数据。
该方法具体包括以下步骤：
步骤S100：响应于接收到的四路输入数据，通过四路并行算法进行滤波。
具体地，JESD204B将输入信号做了1:4的串并转换，即一个时钟周期内输入四个数据x[4n]、x[4n-1]、x[4n-2]、x[4n-3]，每一路数据时钟为240MHz，参照图3，如图3所示是本实施例四路并行数据流示意图。
滤波处理时先采用四路并行算法，滤波器每个周期输入四个数据，同时每个周期输出四个滤波后的数据。那么y[4n]变为：
Figure BDA0003663216780000071
其中，y[4n]为第一路并行滤波输出的结果。同样方法可以得到y[4n-1]、y[4n-2]、y[4n-3]。
将滤波后的数据转换为卷积形式：
以y[4n]为例，将
Figure BDA0003663216780000072
转换成卷积表示方式为：
Figure BDA0003663216780000073
y[4n]的实现方式参照图4，如图4所示是本实施例四路并行滤波结构原理示意图。
同理可得到y[4n-1]、y[4n-2]、y[4n-3]的表达式为：
Figure BDA0003663216780000074
Figure BDA0003663216780000075
Figure BDA0003663216780000076
最终四路并行滤波算法实现。参照图5，如图5所示是本实施例四路并行滤波算法实现结构框图。
步骤S200：对滤波后的数据进行抽样，得到所需采样率的输出数据。
具体地，完成滤波以后对每一路输入信号进行3倍抽样，即对数据y[4n]、y[4n-1]、y[4n-2]、y[4n-3]并行输出信号进行抽取处理，抽样时钟为80MHz，得到的320Msps采样率的输出数据。参照图6，如图6所示是本实施四路并行滤波算法FPGA实现结构框图。
需要说明的是，上述整个电路作为宽带数字化接收机内数字滤波的一部分，同时该方法除了在可编程门阵列芯片FPGA芯片中实现，也可在专用集成电路ASIC芯片中实现，其结构简单，占用硬件资源少，易于工程应用。
本实施例提供的基于多相滤波的四路并行抽样方法在不改变硬件时钟电路的前提下，通过更改计算机以软件的方式实现系统对特定采样率的需求，易于实现。该方法所应用的电路简单，仅采用了低通滤波器、D触发器和降采样模块实现了降采样功能，占用资源低。
实施例2
参照图7，如图7所示是本实施例提供的基于多相滤波的四路并行抽样装置结构框图，该装置具体包括：
滤波模块10，响应于接收到的四路输入数据，通过四路并行算法进行滤波；
抽样模块20，用于对滤波后的数据进行抽样，得到所需采样率的输出数据。
可选地，滤波模块10通过四路并行算法进行滤波具体包括：
接收到的四路输入数据包括x[4n]、x[4n-1]、x[4n-2]、x[4n-3]，FIR低通滤波器每个周期输入四个数据，同时每个周期输出四个滤波后的数据y[4n]、y[4n-1]、y[4n-2]、y[4n-3]；
将滤波后的数据y[4n]、y[4n-1]、y[4n-2]、y[4n-3]转换成卷积形式。
可选地，滤波模块10接收到的四路输入数据通过参考时钟将输入信号做1:4串并转换获得。
可选地，滤波模块10接收到的四路输入数据的每一路数据时钟为240MHz。
可选地，抽样模块20在对滤波后的数据进行抽样包括对述四路输入数据进行3倍抽样，抽样时钟为80MHz。
本实施例提供的基于多相滤波的四路并行抽样装置在不改变硬件时钟电路的前提下，通过更改计算机以软件的方式实现系统对特定采样率的需求，易于实现。该装置所应用的电路简单，仅采用了低通滤波器、D触发器和降采样模块实现了降采样功能，占用资源低。
实施例3
本优选实施例提供了一种计算机设备，该计算机设备可以实现本申请实施例所提供的基于多相滤波的四路并行抽样方法任一实施例中的步骤，因此，可以实现本申请实施例所提供的基于多相滤波的四路并行抽样方法的有益效果，详见前面的实施例，在此不再赘述。
实施例4
本领域普通技术人员可以理解，上述实施例的各种方法中的全部或部分步骤可以通过指令来完成，或通过指令控制相关的硬件来完成，该指令可以存储于一计算机可读存储介质中，并由处理器进行加载和执行。为此，本发明实施例提供一种存储介质，其中存储有多条指令，该指令能够被处理器进行加载，以执行本发明实施例所提供的基于多相滤波的四路并行抽样方法中任一实施例的步骤。
其中，该存储介质可以包括：只读存储器(ROM，Read Only Memory)、随机存取记忆体(RAM，Random Access Memory)、磁盘或光盘等。
由于该存储介质中所存储的指令，可以执行本发明实施例所提供的任一基于多相滤波的四路并行抽样方法实施例中的步骤，因此，可以实现本发明实施例所提供的任一基于多相滤波的四路并行抽样方法所能实现的有益效果，详见前面的实施例，在此不再赘述。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种基于多相滤波的四路并行抽样方法，应用于包括FIR低通滤波器、D触发器和降采样模块的时钟电路，其特征在于，所述方法包括：
响应于接收到的四路输入数据，通过四路并行算法进行滤波；
对滤波后的数据进行抽样，得到所需采样率的输出数据。
2.如权利要求1所述的基于多相滤波的四路并行抽样方法，其特征在于，所述通过四路并行算法进行滤波具体包括：
所述接收到的四路输入数据包括x[4n]、x[4n-1]、x[4n-2]、x[4n-3]，FIR低通滤波器每个周期输入四个数据，同时每个周期输出四个滤波后的数据y[4n]、y[4n-1]、y[4n-2]、y[4n-3]；
将滤波后的数据y[4n]、y[4n-1]、y[4n-2]、y[4n-3]转换成卷积形式。
3.如权利要求1所述的基于多相滤波的四路并行抽样方法，其特征在于，所述四路输入数据通过参考时钟将输入信号做1:4串并转换获得。
4.如权利要求3所述的基于多相滤波的四路并行抽样方法，其特征在于，所述四路输入数据的每一路数据时钟为240MHz。
5.如权利要求4所述的基于多相滤波的四路并行抽样方法，其特征在于，所述对滤波后的数据进行抽样包括对所述四路输入数据进行3倍抽样，抽样时钟为80MHz。
6.如权利要求3所述的基于多相滤波的四路并行抽样方法，其特征在于，所述时钟电路包括模数转换模块，模数转换模块的采样频点设置为960Msps。
7.一种基于多相滤波的四路并行抽样装置，其特征在于，所述装置包括：
滤波模块，响应于接收到的四路输入数据，通过四路并行算法进行滤波；
抽样模块，用于对滤波后的数据进行抽样，得到所需采样率的输出数据。
8.一种计算机设备，其特征在于，所述计算机设备包括处理器和存储器，所述存储器中存储有计算机程序，所述计算机程序由所述处理器加载并执行以实现如权利要求1至6任一项所述的基于多相滤波的四路并行抽样方法。
9.一种计算机可读存储介质，其特征在于，所述存储介质中存储有计算机程序，所述计算机程序由处理器加载并执行以实现如权利要求1至6任一项所述的基于多相滤波的四路并行抽样方法。
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