CN202406100U - 一种带限信号的高精度数模转换器 - Google Patents

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袁浩
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Abstract

本实用新型提供了一种带限信号的高精度数模转换器，该转换器包括数字信号处理器、现场可编程逻辑门阵列、数模转换模块，它们依次相连。本实用新型能有效简化模拟抗镜像滤波器的设计，提高输出信号的精度，具有较强的通用性。

Description

一种带限信号的高精度数模转换器
技术领域
本实用新型涉及模拟及数字信号处理领域，具体地说是一种带限信号的高精度数模转换器(DAC)生成方法。
背景技术
数字-模拟转换器件(DAC)是数字信号与模拟信号之间的接口，DAC将输入的数字代码转换为模拟电平，然后通过零阶保持电路输出，由于零阶保持信号呈阶梯状，该阶梯信号的陡缘在转换过程中引入了更高的频率分量，根据奈奎斯特采样定理，这些频率分量被称为采样过程中的频谱镜像，频谱镜像出现在采样频率的倍数处。因此在零阶保持电路之后必须引入低通滤波器，从频域上看，低通滤波器滤除了不需要的频谱镜像，从时域上看，低通滤波器使阶梯信号的陡缘变平滑，该低通滤波器又被称为抗镜像滤波器。
传统的抗镜像滤波器主要采用模拟电路设计，模拟电路工程师通过信号的通带截止频率、通带增益、过渡带宽度等指标选择合适的低通滤波器模型，采用有源器件(如运算放大器)、无源器件(如电阻、电容)搭建模拟滤波电路。由于模拟滤波器受硬件成本、PCB(印刷电路板)板幅、温度漂移、元器件精度等多方面影响，往往只能在性能和其他因素之间平衡，无法将滤波器的精度做的很高，性能也往往无法达到最优。
目前通用DAC的采样速率已经达到很高的水平，比如16bit精度DAC的采样率可以轻易超过1MSPS，如何用数字的方法简化模拟电路的设计，提高DAC生成信号的精度，在带限信号的DAC生成方法上，具有重大的现实意义。
发明内容
本实用新型的目的是提供一种带限信号的高精度数模转换器(DAC)，本实用新型利用FPGA对数字信号进行等值内插，通过增大采样频率来增大频谱镜像之间的间隔，并通过FPGA进行数字滤波，能有效简化模拟抗镜像滤波器的设计，提高输出信号的精度，具有较强的通用性。
本实用新型所采用的技术方案是：一种带限信号的数模转换器，包括数字信号处理器、现场可编程逻辑门阵列、数模转换模块，它们依次相连。
所述的数模转换器，数模转换模块的输出还接有模拟抗镜像滤波器。
所述的数模转换器，数字信号处理器上还接有同步动态随机存储器和第一闪存，现场可编程逻辑门阵列上还接有第二闪存，现场可编程逻辑门阵列、数模转换模块之间还接有光电隔离器。
所述的数模转换器，还接有电源模块，电源模块电源模块包括数字信号部分供电电源和模拟信号部分供电电源，数字信号处理器、现场可编程逻辑门阵列均与数字信号部分供电电源相连，数模转换模块、模拟抗镜像滤波器均与模拟信号部分供电电源相连
所述的数模转换器，现场可编程逻辑门阵列内设有数字内插模块和数字滤波模块，数字内插模块的输出端接至数字滤波模块的输入端。
所述的数模转换器，数字内插模块通过数字信号处理器接口模块与数字信号处理器相连，数字滤波模块通过数模转换接口模块与数模转换模块相连。
所述的数模转换器，数字信号处理器接口模块与数字内插模块之间设有接收缓存模块，数字滤波模块与数模转换模块之间设有发送缓存模块。
所述的数模转换器，数字滤波模块采用有限长单位冲激响应滤波器。
本实用新型的有益效果：本实用新型利用FPGA对原始数字代码进行等值内插以及数字滤波，外部的模拟抗镜像滤波器仅需要完成阶梯陡缘的平滑，极大简化了传统带限信号的DAC生成方法中的模拟抗镜像滤波器的设计；原本由模拟电路带来的器件误差、温度漂移等因素大幅降低，使系统稳定性和精度进一步提高。本实用新型采用等值内插提高采样频率和数字滤波相结合的方式，由于FPGA内部的数字滤波器阶数高、性能强，使DAC生成的带限信号精度更高，并且具有灵活、可配置的特点。
附图说明
图1是本实用新型主要功能模块示意图。
图2是本实用新型信号转换过程示意图。
图3是本实用新型FPGA数字信号处理流程图。
具体实施方式
本方案硬件平台基于FPGA(现场可编程逻辑门阵列)来实现数字信号的等值内插，并在内插后用数字滤波器将不需要的频谱镜像滤除，最后的模拟抗镜像滤波器仅用来实现阶梯陡缘的平滑，其主要功能模块包括：数字信号处理器(DSP)外总线接口模块、接收缓存模块、数字内插模块、数字滤波模块、发送缓存模块、DAC接口模块、DAC转换模块、模拟滤波模块。
其中，数字信号处理器(DSP)的外总线分别与FPGA内部的外总线接口模块及接收缓存模块相连，FPGA内部的发送缓存模块及DAC接口模块与外部的DAC转换模块相连，DAC转换模块则与后端的模拟滤波模块相连。通过MATLAB工具计算数字滤波器的参数，利用FPGA实现对DSP发送来的原始数字代码的等值内插、数字滤波等操作，并将处理后的数字代码发送给外部DAC生成相应带限信号。
其主要功能模块构成如图1所示。
首先，根据信号的特征及滤波器的要求，如带限信号的最高频率fC，插值后的实际采样频率fS，滤波器的通带截止频率、通带增益、过渡带宽度等，通过MATLAB工具设计数字滤波器，求出数字滤波器各阶的系数，并将此系数作为参数写入FPGA的FILTER IP核中。
然后，实现DSP的外总线与FPGA内部缓存的接口模块，DSP可以将要通过DAC输出的数字代码写入FPGA内部；在FPGA内部，根据原始采样频率fO，结合DAC的实际工作最大采样频率，确定输入的数字代码等值内插的个数，若内插值的个数为(L-1)，则实际采样频率fS＝L×fO；内插后的数字代码经过FPGA内部的FILTER IP核进行数字滤波，将出现在fS倍数处的频谱镜像滤除；经过插值、滤波后的数字信号通过DAC接口模块送入外部DAC转换模块。
最后，DAC转换模块将数字信号转换为模拟信号输出，由于零阶保持电路输出的是阶梯信号，还需要通过模拟低通滤波器进行平滑。
综上所述，本实用新型主要分为三部分，第一部分为根据信号的特征及滤波器的要求设计数字滤波器，并将滤波器的各阶系数作为参数写入FPGA的FILTER IP(滤波器知识产权)核中；第二部分为DSP与FPGA的数据交换，FPGA对原始数据进行等值内插、滤波后将数字代码传输给DAC；第三部分为DAC实现模拟信号的输出，并通过模拟滤波器平滑阶梯信号。以下对这三部分的具体实施方式结合图表进行详细说明。
在通常情况下，通过DSP发送的数字代码包含了一个带限信号的完整信息，包括最高频率fC，原始采样频率fO，原始采样频率与带限信号的最高频率之间的关系必须满足奈奎斯特采样定理，即fO≥2×fC，只有这样，DAC才能生成符合这个带限信号特征的波束，但是在工程实践中，原始采样频率往往高于奈奎斯特采样频率，一般fO≥5×fC。
第一部分，根据带限信号的最高频率fC，插值后的实际采样频率fS及滤波器的设计要求，确定数字滤波器的通带截止频率fP、通带增益AVP、过渡带宽度等主要参数，然后采用MATLAB工具进行计算，调用MATLAB中的“kaiserord窗”函数，输入截止频率、阻带频率、通带平坦度、阻带衰减度等参数，其计算结果是一组数值矩阵，该数值矩阵就是数字滤波器的各阶系数。利用Xilinx公司的FPGA设计开发套件ISE13.0，调用IP LogiCORE FIR Compiler v5.0工具，将MATLAB计算出的各阶系数写入此工具中，同时配置完成通道数、时钟、数据类型等参数，即可实现满足设计要求的数字滤波器，并作为FPGA内部的数字滤波模块使用。
第二部分，DSP接口模块通过对FPGA外部的DSP外总线上的数据、地址、读/写等信号进行同步时钟锁存、地址译码、复位管理等操作，实现DSP中的数字代码与FPGA中的接收缓存模块间的接口(表1中序号为1～8的信号，为该模块的外部硬件接口)；接收缓存模块利用Xilinx公司的FPGA设计开发套件ISE13.0，调用FIFO Generator v5.2工具，配置完成输入输出数据的宽度、深度，工作方式等参数，即可实现FPGA所接收数字代码的缓存功能，缓存的触发深度可由DSP进行设置，使FPGA不会长时间占用DSP的外总线带宽；数字内插模块用于对接收缓存模块中的数据进行等值内插，当原始数据的第一个数值为AO时，数字内插模块则连续插入(L-1)个A0，当原始数据的第二个数值为A1时，数字内插模块则连续插入(L-1)个A1，对所有的原始数据均进行相同的等值内插操作，则当原始数据的采样频率为fO时，经过插值后的数据实际采样频率为fS＝L×fO。由于增大了采样频率，原始数据的频谱镜像也由fO的倍数处搬移到fS的倍数处，增大了频谱镜像与信号本身之间的间隔；内插后的数字代码经过第一部分描述中实现的数字滤波模块进行数字滤波，滤波后的数字代码存入发送缓存模块中；发送缓存模块同样利用Xilinx公司的FPGA设计开发套件ISE13.0，调用FIFOGenerator v5.2工具，配置完成输入输出数据的宽度、深度，工作方式等参数，来实现FPGA所发送数据代码的缓存功能，缓存的触发深度可由DSP进行设置，但必须保证DAC转换模块生成的带限信号是连续的；DAC接口模块对FPGA外部的DAC转换模块进行控制，使其能够按照正常的时序工作，同时完成发送缓存模块中数据代码的发送，若外部是串行数据转换型DAC，还必须实现并行数据-串行数据的转换功能(表1中序号为10～17的信号，为该模块的外部硬件接口)。
第三部分，DAC转换模块实现了数字代码到模拟电平的转换，此时数字代码所包含的带限信号的完整信息已不再由原始采样频率fO体现，而是由插值后的实际采样频率fS体现，由于数字滤波器已经滤除了多余的频谱镜像，模拟滤波模块仅仅需要平滑DAC转换模块输出的阶梯状零阶保持信号即可，一个简单的RC低通滤波器即可完成该任务。
本实用新型在具体实施时，各芯片的型号为：
数字信号处理器(DSP)：Analog Devices公司，ADSP-TS101；
现场可编程逻辑门阵列(FPGA)：Xilinx公司，XC5VLX30；
数字-模拟转换器(DAC)：Analog Devices公司，AD5542；
SDRAM存储器(同步动态随机存储器)：Micron公司，MT48LC32M16；
FLASH(闪存)存储器1(即实用新型内容所述第一闪存)：AMD公司，AM29LV065D；
FLASH(闪存)存储器2(即实用新型内容所述第二闪存)：Xilinx公司，XCF08PV；
光电隔离器：Analog Devices公司，ADUM1400。
SDRAM存储器与DSP的数据总线直接连接，由DSP内部自带的SDRAM Controller(控制器)进行访问控制，用于实现DSP运行时的数据缓存；FLASH存储器1与DSP的数据总线直接连接，并由DSP对其进行访问，用于储存DSP启动时的加载代码以及运行时的程序；FLASH存储器2与FPGA的加载接口连接，用于存储编译好的逻辑代码，FPGA在上电时必须首先读取该逻辑代码，才能按指定的功能工作；光电隔离器的一端与FPGA连接，另一端与DAC转换模块连接，用于实现数字信号部分与模拟信号部分的电气隔离，使DAC输出的模拟信号不易受到数字信号的干扰，提高输出信号的质量。
表1 FPGA IP核对外接口表
  序号   信号   类型   功能描述   时钟同步关系
1   reset_i   in   复位信号，高电平有效；   异步复位
2   sys_clk   in   外总线接口时钟；   sys_clk
  3   data_i[31:0]   in   外总线数据输入；   sys_clk
  4   data_o[31:0]   out   外总线数据输出；   sys_clk
  5   addr_i[5:0]   in   外总线地址输入；   sys_clk
6   wrn   in   写使能，低电平有效；   sys_clk
7   rdn   in   读使能，低电平有效；   sys_clk
8   cen   in   模块使能，低电平有效；   sys_clk
9   fir_clk   in   fir滤波器部分逻辑组件的工作时钟；   fir_clk
10   da_clk   in   DA控制逻辑组件的工作时钟；   da_clk
11   da_en   in   da工作使能，高电平有效；   sys_clk
  12   da_out_dis   out   DA输出开关；   sys_clk
  13   dac_irqn   out   中断输出，低电平有效；   sys_clk
  14   da_sck   out   SPI时钟，接AD5542的SCK脚(Pin8)；   与da_clk同频
  15   da_din   out   SPI数据，接AD5542的DIN脚(Pin10)；   da_clk
  16   da_cs   out   SPI片选，接AD5542的CS脚(Pin7)；   da_clk
  17   da_ldacn   out   DA转换启动，接AD5542的LDAC脚(Pin11)；   da_clk
  18   test[1:0]   out   测试信号；
表2FPGA地址空间及操作功能表
Figure BDA0000121426920000051
本实用新型的带限信号的高精度数模转换器的使用方法包括：数字信号处理器将数字代码输入现场可编程逻辑门阵列，现场可编程逻辑门阵列通过等值内插和数字滤波提高数字代码的采样率，并将数字代码的频谱镜像滤除，然后输入到数模转换模块转换成模拟信号。
所述的使用方法，具体包括以下步骤：
S1)根据信号的特征及滤波器的要求，求出数字滤波器传输函数各阶的系数，并将此系数作为参数写入现场可编程逻辑门阵列的FILTER IP核中，生成数字滤波模块；
S2)数字信号处理器中的数字代码依次通过其外总线、数字信号处理器接口模块进入接收缓存模块进行缓存；
S3)数字内插模块收取接收缓存模块中的数据，并进行等值内插；
S4)内插后的数字代码进入步骤S1生成的数字滤波模块，进行滤波处理；
S5)滤波后的数字代码存入发送缓存模块进行发送前的缓存；
S6)缓存后的数字代码通过数模转换接口模块进入数模转换模块，数模转换模块将数字代码转换到模拟电平，并进行零阶保持处理；
S7)模拟抗镜像滤波器对数模转换模块输出的阶梯状零阶保持信号进行平滑处理，处理完毕后输出信号。
所述的使用方法，步骤S3等值内插的方法为：设采样倍频数为L，当原始数字代码的第一个数值为AO时，数字内插模块连续插入(L-1)个A0，当原始数字代码的第二个数值为A1时，数字内插模块连续插入(L-1)个A1，对所有的原始数字代码均进行相同的等值内插操作。

Claims (8)

1.一种带限信号的数模转换器，其特征在于：包括数字信号处理器、现场可编程逻辑门阵列、数模转换模块，它们依次相连。
2.根据权利要求1所述的数模转换器，其特征在于：数模转换模块的输出还接有模拟抗镜像滤波器。
3.根据权利要求2所述的数模转换器，其特征在于：数字信号处理器上还接有同步动态随机存储器和第一闪存，现场可编程逻辑门阵列上还接有第二闪存，现场可编程逻辑门阵列、数模转换模块之间还接有光电隔离器。
4.根据权利要求2所述的数模转换器，其特征在于：数字信号处理器、现场可编程逻辑门阵列均接有数字信号部分供电电源，数模转换模块、模拟抗镜像滤波器均接有模拟信号部分供电电源。
5.根据权利要求1所述的数模转换器，其特征在于：现场可编程逻辑门阵列内设有数字内插模块和数字滤波模块，数字内插模块的输出端接至数字滤波模块的输入端。
6.根据权利要求5所述的数模转换器，其特征在于：数字内插模块通过数字信号处理器接口模块与数字信号处理器相连，数字滤波模块通过数模转换接口模块与数模转换模块相连。
7.根据权利要求6所述的数模转换器，其特征在于：数字信号处理器接口模块与数字内插模块之间设有接收缓存模块，数字滤波模块与数模转换模块之间设有发送缓存模块。
8.根据权利要求5所述的数模转换器，其特征在于：数字滤波模块采用有限长单位冲激响应滤波器。
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CN108036864A (zh) * 2017-11-06 2018-05-15 武汉航空仪表有限责任公司 一种尾桨温度传感器信号的fir滤波方法

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