CN101610146B - 全数字解调中并行插值位同步系统及同步方法 - Google Patents

Abstract

全数字解调中并行插值位同步系统及同步方法，(1)将输入的2路并行采样数据K1、K2分别依次延迟三个时钟周期，得到K1_d1、K1_d2、K1_d3和K2_d1、K2_d2、K2_d3；(2)分别对上述采样数据及u_k进行插值处理；(3)将指示有效信号延迟至上述插值处理得到结果的时刻，并根据该指示有效信号对步骤(2)中的插值处理结果进行抽取，得到符号的最大点和符号穿越点，并将符号的最大点输出；(4)根据步骤(3)中得到的符号的最大点和符号穿越点计算定时误差，并对该定时误差进行滤除噪声并调整幅度处理后得到NCO控制信号；(5)根据上述NCO控制信号确定指示有效信号及代表符号最大点与前一采样点的间隔u_k，进入下一时钟周期，从步骤(1)开始执行。

Description

全数字解调中并行插值位同步系统及同步方法

技术领域

本发明涉及数字通信领域，具体属于全数字解调器领域，是指一种并行数字位同步的系统及方法。

背景技术

全数字解调是指整个解调过程都采用数字电路来处理的解调方式。在接收端，模拟中频信号经过高速AD采样后，转换成数字信号，之后将该数字信号送入数字电路，例如FPGA，然后由FPGA完成整个解调过程，具体包括数字下变频、匹配滤波、插值位同步和载波同步等模块。由于整个解调过程都在FPGA内部实现，因此全数字解调器具有可靠性高、灵活性大、体积小以及实现硬件平台通用化等优点。

在全数字解调中，位同步的提取采用插值算法来实现的，目前关于该算法的细节理论较少，具有较好参考价值的是Gardner等人在IEEE上发表的两篇关于插值算法理论的文章，即F.M.Gardner发表的″Interpolation in digitalmodems-Part I：Fundamentals″和L.Erup，F.M.Gardner，and R.A.Harris发表的″Interpolation in digital modems-Part II：implementation andperformance″这两篇文章，并且是串行处理算法。然而，未来对解调器的处理速度要求越来越高，串行处理的方式肯定无法满足实际的需求，因此必须采用并行的处理方式来实现的。而对插值位同步来讲，串行的算法是不能直接应用于并行结构的，故需要重新研究。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种全数字解调中并行插值位同步系统及同步方法，处理速度快且可靠性高。

本发明同步系统的技术解决方案是：全数字解调中并行插值位同步系统，包括：输入延迟模块、插值计算模块一、插值计算模块二、定时误差计算模块、环路滤波模块、NCO模块和输出模块；

输入延迟模块，将输入的2路并行采样数据K1、K2分别依次延迟三个时钟周期，得到K1_d1、K1_d2、K1_d3和K2_d1、K2_d2、K2_d3，将K1_d3、K2_d3、K1_d2、K2_d2输入给插值计算模块一；将K1_d2、K2_d2、K1_d1、K2_d1输入给插值计算模块二；

插值计算模块一，对接收的4个采样数据K1_d3、K2_d3、K1_d2、K2_d2及NCO模块输入的代表符号最大点与前一采样点的间隔u_k进行插值处理，将NCO模块输入的指示有效信号延迟至上述插值处理得到结果的时刻，并根据所述的指示有效信号对插值处理结果进行抽取，得到符号的最大点，并将该符号最大点输入给定时误差计算模块，同时将上述插值处理后的结果发送给输出模块；

插值计算模块二，对接收的4个采样数据K1_d2、K2_d2、K1_d1、K2_d1及NCO模块输入的代表符号最大点与前一采样点的间隔u_k进行插值处理，将NCO模块输入的指示有效信号延迟至上述插值处理得到结果的时刻，并根据所述的指示有效信号对插值处理结果进行抽取，得到符号的穿越点，并将该符号穿越点输入给定时误差计算模块；

定时误差计算模块，根据接收到的符号最大点和穿越点计算定时误差，并将定时误差发送给环路滤波模块；

环路滤波模块，将输入的定时误差信号滤除噪声并调整幅度后得到NCO控制信号，并将该NCO控制信号发送给NCO模块；

NCO模块，根据接收的NCO控制信号，确定指示有效信号及代表符号最大点与前一采样点的间隔u_k；将该指示有效信号发送给输出模块，将指示有效信号和u_k发送给插值计算模块一、插值计算模块二；

输出模块，根据接收的NCO模块输入的指示有效信号对插值计算模块一的输出进行抽取，输出符号最大点。

本发明同步方法的技术方案是：全数字解调中并行插值位同步方法，步骤如下：

(1)将输入的2路并行采样数据K1、K2分别依次延迟三个时钟周期，得到K1_d1、K1_d2、K1_d3和K2_d1、K2_d2、K2_d3；

(2)对4个采样数据K1_d3、K2_d3、K1_d2、K2_d2及代表符号最大点与前一采样点的间隔u_k进行插值处理，对4个采样数据K1_d2、K2_d2、K1_d1、K2_d1及代表符号最大点与前一采样点的间隔u_k进行插值处理；

(3)将指示有效信号延迟至上述插值处理得到结果的时刻，并根据该指示有效信号对步骤(2)中的插值处理结果进行抽取，得到符号的最大点和符号穿越点，并将符号的最大点输出；

(4)根据步骤(3)中得到的符号最大点和符号穿越点计算定时误差，并对该定时误差进行滤除噪声并调整幅度处理后得到NCO控制信号；

(5)根据上述NCO控制信号确定指示有效信号及代表符号最大点与前一采样点的间隔u_k，进入下一时钟周期，从步骤(1)开始执行。

本发明与现有技术相比有益效果为：

(1)由于本发明是针对2路并行结构的，相对于现有1路串行结构来讲，可以使解调器的解调速度提高1倍，同时该算法的实现复杂度并没有增加。硬件实现时，仅需要很少的资源既可以实现，而且速度较高，能实现200MHz的时钟速率，也即可以处理400MHz的采样数据。如果将该算法应用于QPSK的解调，那么可以实现200Mbps的QPSK全数字解调。

(2)本发明代表符号最大点与前一采样点的间隔u_k的计算公式非常简单，利于硬件的实现。

(3)本发明NCO的控制过程简单明了，硬件实现简单。

附图说明

图1为本发明系统组成框图；

图2为本发明采样点与插值点位置关系图；

图3为farrow结构插值器示意图；

图4为本发明NCO模块的结构图；

图5为本发明NCO模块的具体控制流程图；

图6为本发明方法流程图；

图7为本发明NCO模块计算u_k值的示意图；

图8～11为本发明适用四种情况示意图；

图12为本发明正频偏时的仿真结果示意图；

图13为本发明负频偏时的仿真结果示意图。

具体实施方式

如图1所示，全数字解调中并行插值位同步系统包括：输入延迟模块、插值计算模块一、插值计算模块二、定时误差计算模块、环路滤波模块、NCO模块和输出模块；

采样数据经过输入延迟模块后依次进入插值计算模块(插值计算模块一、插值计算模块二)，插值计算模块每次使用四个点计算一次，计算出的点包括代表数据符号的判决点和符号的穿越点，穿越点对数据判决没有意义，但是需要通过它们计算时间误差，所以也需要计算。由插值计算模块出来的数据，一方面送到输出模块继续处理，同时进入定时误差计算模块，这里采用目前流行的Gardner误差检测算法，计算出定时误差，后经过环路滤波模块滤除噪声并调整幅度，最终进入NCO模块，NCO模块可以根据该误差信号给出插值计算所需的参数，并给出指示有效信号对插值计算结果进行抽取。数控振荡器NCO是通过内部的寄存器内容的溢出来控制位同步的。

下面具体介绍上述各个模块的实现。

一、输入延迟模块

将输入的2路并行采样数据K1、K2依次延迟若干个时钟周期，得到K1_d1、K1_d2、K1_d3和K2_d1、K2_d2、K2_d3(其中，K1_d1是K1延迟一个时钟周期后的数据，其它的依次类推)。

将K1_d3、K2_d3、K1_d2、K2_d2输入给插值计算模块一；将K1_d2、K2_d2、K1_d1、K2_d1输入给插值计算模块二。

二、插值计算模块(插值计算模块一、插值计算模块二)

图2给出采样点与插值点的位置关系示意图，图中Ts是采样周期，Ti是插值器输出的数据点的周期间隔，在采样间隔以及基带信号符号宽度都恒定的情况下，本发明可以取Ti＝2Ts。

插值计算模块采用farrow结构的插值器，如图3所示，其中所需的系数均为已知系数，是由拉格朗日插值公式计算出来的，可以参照Gardner等人在IEEE上发表的Interpolation in digital modems-Part II：implementation andperformance这篇文章。

插值计算模块一，对接收的4个采样数据K1_d3、K2_d3、K1_d2、K2_d2及NCO模块输入的代表符号最大点与前一采样点的间隔u_k进行插值处理，将NCO模块输入的指示有效信号denote延迟至上述插值处理得到结果的时刻，并根据所述的指示有效信号对插值处理结果进行抽取，得到符号的最大点，并将该符号最大点输入给定时误差计算模块，同时将上述插值处理后的结果发送给输出模块；

插值计算的方法：设数组b为：

$b=\left[\begin{array}{cccc}0& -1/6& 0& 1/6\\ 0& 1& 1/2& -1/2\\ 1& -1/2& -1& 1/2\\ 0& -1/3& 1/2& -1/6\end{array}\right]$

则有：

v_3＝K1_d3＊b(4，4)+K2_d3＊b(3，4)+K1_d2＊b(2，4)+K2_d2＊b(1，4)

v_2＝K1_d3＊b(4，3)+K2_d3＊b(3，3)+K1_d2＊b(2，3)+K2_d2＊b(1，3)

v_1＝K1_d3＊b(4，2)+K2_d3＊b(3，2)+K1_d2＊b(2，2)+K2_d2＊b(1，2)

v_0＝K1_d3＊b(4，1)+K2_d3＊b(3，1)+K1_d2＊b(2，1)+K2_d2＊b(1，1)

则插值计算结果为：v_3＊u_k ³+v_2＊u_k ²+v_1＊u_k+v_0

其中，b(i，j)代表数组b的第i行第j列上的数。

插值计算模块二，对接收的4个采样数据K1_d2、K2_d2、K1_d1、K2_d1及NCO模块输入的代表符号最大点与前一采样点的间隔u_k进行插值处理，将NCO模块输入的指示有效信号延迟至上述插值处理得到结果的时刻，并根据所述的指示有效信号对插值处理结果进行抽取，得到符号的穿越点，并将该符号穿越点输入给定时误差计算模块；

插值计算的方法：设数组b为：

$b=\left[\begin{array}{cccc}0& -1/6& 0& 1/6\\ 0& 1& 1/2& -1/2\\ 1& -1/2& -1& 1/2\\ 0& -1/3& 1/2& -1/6\end{array}\right]$

则有：

v_3＝K1_d2＊b(4，4)+K2_d2＊b(3，4)+K1_d1＊b(2，4)+K2_d1＊b(1，4)

v_2＝K1_d2＊b(4，3)+K2_d2＊b(3，3)+K1_d1＊b(2，3)+K2_d1＊b(1，3)

v_1＝K1_d2＊b(4，2)+K2_d2＊b(3，2)+K1_d1＊b(2，2)+K2_d1＊b(1，2)

v_0＝K1_d2＊b(4，1)+K2_d2＊b(3，1)+K1_d1＊b(2，1)+K2_d1＊b(1，1)

则插值计算结果为：v_3＊u_k ³+v_2＊u_k ²+v_1＊u_k+v_0

其中，b(i，j)代表数组b的第i行第例上的数。

三、定时误差计算模块

定时误差计算模块，根据接收到的符号最大点和穿越点，采用目前流行的Gardner误差检测算法计算定时误差，并将定时误差发送给环路滤波模块；

设插值计算模块一经过抽取后输出的符号最大点数据为dat_c10，dat_c11为dat_c10的1个时钟的延迟；插值计算模块二经过抽取后输出的符号穿越点数据为dat_c20，dat_c21为dat_c20的1个时钟的延迟，则定时误差计算为：ted＝(dat_c10-dat_c11)＊dat_c21。

四、环路滤波模块

环路滤波模块，将输入的定时误差信号滤除噪声并调整幅度后得到NCO控制信号，并将该NCO控制信号发送给NCO模块；

确定NCO控制信号过程如下：

首先，将接收的定时误差信号ted分别乘以2个常数k1和k2，k1是k2的若干倍，k1取0.02，k2取0.0008，即seg1＝ted＊k1，seg2＝ted＊k2，k1、k2一般根据经验来选取，k1的范围大致在0.02到0.04之间，k2范围大致在0.0004到0.001之间。

之后将seg2和环路滤波模块中寄存器的值相加，作为新的寄存器ted_reg的值，即ted_reg＝ted_reg+seg2，该寄存器对应模拟实现的积分器，之后再将他们相加即b＝ted_reg+seg11，seg11是seg1的1个时钟的延迟，即可得到一个输入给NCO的控制值b。

五、NCO模块

NCO模块，根据接收的NCO控制信号，确定指示有效信号及符号最大点与前一采样点的间隔u_k；将该指示有效信号发送给输出模块，将指示有效信号和u_k发送给插值计算模块一、插值计算模块二；

如图4、5所示，NCO模块实现过程如下：

首先，根据接收环路滤波模块输入的NCO控制信号b，计算中间变量w＝w0+b，这里w0是一个常量，且w0＝1，再用NCO寄存器值reg减去w，作为新的寄存器reg的值，即reg＝reg-w。

然后，判断NCO模块中的寄存器值reg与-1关系，若reg＜-1，则reg＝reg+2，且将指示有效信号设置为高电平，u_k＝1+2×reg；否则，将指示有效信号设置为低电平，u_k值不变。注意，u_k和denote必须同时出现，之后，u_k进入插值计算单元，经过若干时钟节拍后给出计算结果，denote也需要延迟同样的节拍后，再对计算结果进行取舍。

最后，将上述指示有效信号发送给输出模块，将指示有效信号和u_k发送给插值计算模块。

六、输出模块

输出模块，根据接收的NCO模块输入的指示有效信号对插值计算模块一的输出进行抽取，输出符号最大点。

输出模块是和下一级电路的接口，只需要提取代表符号最大点的插值计算结果。提取最大点采用FIFO(先进先出队列)，将指示有效信号denote信号作为写使能，当denote为高电平时，把代表符号最大点的数据写入FIFO，系统的输入时钟clk作为写时钟。从FIFO读数时，读时钟采用denote and(not clk)的逻辑功能产生，读使能一直保持高电平有效。

如图6所示，全数字解调中并行插值位同步方法，步骤如下：

(1)将输入的2路并行采样数据K1、K2依次延迟若干个时钟周期，得到K1_d1、K1_d2、K1_d3和K2_d1、K2_d2、K2_d3(其中，K1_d1是K1延迟一个时钟周期后的数据，其它的依次类推)。

(2)对4个采样数据K1_d3、K2_d3、K1_d2、K2_d2及代表符号最大点与前一采样点的间隔u_k进行插值处理，对4个采样数据K1_d2、K2_d2、K1_d1、K2_d1及代表符号最大点与前一采样点的间隔u_k进行插值处理。

(3)将指示有效信号延迟至上述插值处理得到结果的时刻，并根据该指示有效信号对步骤(2)中的插值处理结果进行抽取，得到符号的最大点和符号穿越点，并将符号的最大点输出；

(4)根据步骤(3)中得到的符号的最大点和符号穿越点计算定时误差，并对该定时误差进行滤波处理后得到NCO控制信号；

(5)根据上述NCO控制信号同时确定指示有效信号及代表符号最大点与前一采样点的间隔u_k，进入下一时钟周期，从步骤(1)开始执行。

图7中给出的是通过NCO寄存器内容计算u_k值的过程。

u_k的计算是根据直线方程来求解的，如(1)式和(2)式所示。reg和regk分别代表NCO当前寄存器值和下一次的值，u_k是reg和regk所在直线与时间轴相交的黑点与2Ts之间的间隔，显然图7中的u_k是小于零的，如果该直线与横轴交点在2Ts与3Ts之间，那么u_k就会大于零。

$\frac{1-u_k}{\mathrm{reg}}=\frac{3-u_k}{\mathrm{regk}}---\left(1\right)$

$u_k=\frac{3\mathrm{reg}-\mathrm{regk}}{\mathrm{reg}-\mathrm{regk}}---\left(2\right)$

由于reg-regk约等于1，所以可得如下简化：

u_k＝1+2reg        (3)

上述指示有效信号及u_k的产生过程如下：

首先，根据接收环路滤波模块输入的NCO控制信号b，计算中间变量w＝w0+b，这里w0是一个常量，且w0＝1，再用NCO寄存器值reg减去w，作为新的寄存器reg的值，即reg＝reg-w。

然后，判断NCO模块中的寄存器值reg与-1关系，若reg＜-1，则reg＝reg+2，且将指示有效信号设置为高电平，u_k＝1+2×reg；否则，将指示有效信号设置为低电平，u_k值不变。

采用本发明系统及方法可以解决下列四种不同的情况，下面根据采样点mk相对波形峰值点初始位置的不同，对四种情况描述：

在图8中，波形上的黑点代表采样点，圆圈代表插值计算出的点，刚开始时，选择黑点2作为mk，那么u_k就是圆圈A点与黑点2之间的间隔，这里采用归一化间隔，相邻两个黑点的间距为1，那么圆圈A点与mk的间距在(0，1)之间。随着计算的进行，圆圈C和E会逐渐达到波形的峰值点，而D和F则达到波形的穿越点。

在图9中，刚开始选择黑点2作为mk，u_k在(0，1)之间。注意和图8的区别，图8中，波形峰值点在黑点2和3之间，而图9中，峰值点在1和2之间。由于插值计算最终需要计算出波形的峰值点，所以A点的理想位置应该在黑点1和黑点2之间。随着计算的进行，圆圈B至F会逐渐向左移动，到G点的时候，注意G点跳跃到mk的左边了，由于当mk在圆圈左侧时，u_k为正值，那么此时的u_k应该为负值，范围是(-1，0)。之后，圆圈就会达到波形的峰值点。

3)在图10中，刚开始选择黑点2作为mk，u_k在(0，1)之间。由于波形的峰值点在黑点1的左侧，所以随着计算的进行，圆圈A至D会逐渐向左移动。注意，图中B点虽然是距离峰值点较近的点，但是本发明在计算时是把A点以及后面的C、E等当作峰值点的。到E点的时候，注意黑点10是mk点，但是E点跳跃到mk的左边了，因此u_k＜0了，然后，圆圈继续左移，到I点的时候，本来黑点18是mk，但是I点已经跳到黑点17的左侧了，因此u_k＜-1了，然而为了控制的可实现性，u_k不能无限度的变小，必须限定在一个范围内，对2路并行插值来讲，限定u_k的范围是(-1，1)，所以当u_k＜-1的时候，需要对u_k取模，使u_k变为接近1的值，同时，mk需要回跳2个黑点，即由点18变成16。之后，点I已经较接近波形峰值点了。

4)在图11中，刚开始选择黑点2作为mk，u_k在(0，1)之间。由于波形的峰值点在黑点3和4之间，所以随着计算的进行，圆圈A至D会逐渐向右移动。到E点的时候，注意黑点10是mk点，但是E点跳跃到11点的右边了，因此u_k＞1了，由于u_k的限定范围是(-1，1)，所以此时要对u_k取模，使u_k变为接近-1的值，同时，mk需要前跳2个黑点，即由点10直接变成点12。之后，点E已经较接近波形峰值点了。

需要说明的是，上面四种情形为了便于理解认为u_k＜-1或u_k＞1的时候跳点，但是实际在硬件实现的时候，u_k不会出现小于-1或者大于1的情况，当u_k即将小于-1时，denote信号会连续2个时钟都为高电平；当u_k即将大于1时，denote信号会连续2个时钟都为低电平，所以硬件实现的时候，就是由denote控制的，按照上面的步骤进行插值结果抽取就可以实现跳点。

图12和图13为并行2路算法的仿真结果，可见u_k范围在(-1，1)之间，NCO范围在(-2，1)之间。事实上，NCO取模后的范围应该是(-1，1)之间，图中所示在(-2，1)之间，是因为也画出了NCO在取模之前的值，这样可以更清楚的反应NCO变化的过程。仿真时本发明设定了采样时钟的频率偏差，从而使得u_k的值按一定规律在变化。图12和图13分别对应正频偏和负频偏，正频偏是指实际的采样时钟比理想准确的采样时钟要快一些，负频偏则刚好相反。另外，在同步的过程中，由于u_k的取值范围是有限的，因此需要跳点，并行2路一次跳2个采样点，相应的NCO的值reg对2取模，即当reg值小于-1时reg＝reg+2，使NCO值控制在(-1，1)之间。与串行相比，串行插值的u_k范围是(0，1)，NCO的值对1取模。

本发明未详细说明部分属本领域技术人员公知常识。

Claims (7)

1.全数字解调中并行插值位同步系统，其特征在于包括：输入延迟模块、插值计算模块一、插值计算模块二、定时误差计算模块、环路滤波模块、数控振荡器NCO模块和输出模块；

输入延迟模块，将输入的2路并行采样数据K1、K2分别依次延迟三个时钟周期，得到K1_d1、K1_d2、K1_d3和K2_d1、K2_d2、K2_d3，其中，K1_d1是K1延迟一个时钟周期后的数据，其它的依次类推；将K1_d3、K2_d3、K1_d2、K2_d2输入给插值计算模块一；将K1_d2、K2_d2、K1_d1、K2_d1输入给插值计算模块二；

插值计算模块一，对接收的4个采样数据K1_d3、K2_d3、K1_d2、K2_d2及NCO模块输入的代表符号最大点与前一采样点的间隔u_k进行插值处理，将NCO模块输入的指示有效信号延迟至上述插值处理得到结果的时刻，并根据所述的指示有效信号对插值处理结果进行抽取，得到符号的最大点，并将该符号最大点输入给定时误差计算模块，同时将上述插值处理后的结果发送给输出模块；

插值计算模块二，对接收的4个采样数据K1_d2、K2_d2、K1_d1、K2_d1及NCO模块输入的代表符号最大点与前一采样点的间隔u_k进行插值处理，将NCO模块输入的指示有效信号延迟至上述插值处理得到结果的时刻，并根据所述的指示有效信号对插值处理结果进行抽取，得到符号的穿越点，并将该符号穿越点输入给定时误差计算模块；

定时误差计算模块，根据接收到的符号最大点和穿越点计算定时误差，并将定时误差信号发送给环路滤波模块；

环路滤波模块，将输入的定时误差信号滤除噪声并调整幅度后得到NCO控制信号，并将该NCO控制信号发送给NCO模块；

NCO模块，根据接收的NCO控制信号，确定指示有效信号及代表符号最大点与前一采样点的间隔u_k；将该指示有效信号发送给输出模块，将指示有效信号和u_k发送给插值计算模块一、插值计算模块二；

输出模块，根据接收的NCO模块输入的指示有效信号对插值计算模块一的输出进行抽取，输出符号最大点。

2.根据权利要求1所述的全数字解调中并行插值位同步系统，其特征在于：所述的NCO模块实现过程如下：

首先，根据接收环路滤波模块输入的NCO控制信号b，计算中间变量w＝w0+b，这里w0是一个常量，且w0＝1，再用NCO寄存器值reg减去w，作为新的寄存器reg的值，即reg＝reg-w；

然后，判断NCO模块中的寄存器值reg与-1关系，若reg＜-1，则reg＝reg+2，且将指示有效信号设置为高电平，u_k＝1+2×reg；否则，将指示有效信号设置为低电平，u_k值不变；

最后，将上述指示有效信号发送给输出模块，将指示有效信号和u_k发送给插值计算模块一和插值计算模块二。

3.根据权利要求1所述的全数字解调中并行插值位同步系统，其特征在于：所述的定时误差计算模块计算定时误差过程如下：

设插值计算模块一经过抽取后输出的符号最大点数据为dat_c10，dat_c11为dat_c10的1个时钟的延迟；插值计算模块二经过抽取后输出的符号穿越点数据为dat_c20，dat_c21为dat_c20的1个时钟的延迟，则定时误差计算为：ted＝(dat_c10-dat_c11)＊dat_c21。

4.根据权利要求1所述的全数字解调中并行插值位同步系统，其特征在于：所述的环路滤波模块确定NCO控制信号过程如下：

首先，将接收的定时误差信号ted分别乘以2个常数k1和k2，seg1＝ted＊k1，seg2＝ted＊k2，k1、k2为大于0的常数；

然后，将seg2和环路滤波模块中的寄存器的值相加，作为该寄存器新的ted_reg的值，即ted_reg＝ted_reg+seg2；

最后，根据b＝ted_reg+seg11计算NCO控制信号b，其中，seg11是上述seg1的1个时钟的延迟值。

5.根据权利要求1所述的全数字解调中并行插值位同步系统，其特征在于：所述的输出模块提取符号最大点采用先进先出队列FIFO，当指示有效信号denote为高电平时，按照输入时钟clk，把代表符号最大点的数据写入FIFO，输出时，采用denote and(not clk)的逻辑功能产生的时钟将FIFO中的数据读出。

6.全数字解调中并行插值位同步方法，其特征在于步骤如下：

(1)将输入的2路并行采样数据K1、K2分别依次延迟三个时钟周期，得到K1_d1、K1_d2、K1_d3和K2_d1、K2_d2、K2_d3；其中，K1_d1是K1延迟一个时钟周期后的数据，其它的依次类推；

(2)对4个采样数据K1_d3、K2_d3、K1_d2、K2_d2及代表符号最大点与前一采样点的间隔u_k进行插值处理，记为插值处理一，对4个采样数据K1_d2、K2_d2、K1_d1、K2_d1及代表符号最大点与前一采样点的间隔u_k进行插值处理，记为插值处理二；

(3)将指示有效信号延迟至上述插值处理一得到结果的时刻，并根据该指示有效信号对步骤(2)中的插值处理一结果进行抽取，得到符号的最大点；将指示有效信号延迟至上述插值处理二得到结果的时刻，并根据该指示有效信号对步骤(2)中的插值处理二结果进行抽取，得到符号穿越点，并将符号的最大点输出；

(4)根据步骤(3)中得到的符号最大点和符号穿越点计算定时误差，并对该定时误差进行滤除噪声并调整幅度处理后得到数控振荡器NCO控制信号；

(5)根据上述NCO控制信号确定指示有效信号及代表符号最大点与前一采样点的间隔u_k，进入下一时钟周期，从步骤(1)开始执行。

7.根据权利要求6所述的全数字解调中并行插值位同步方法，其特征在于：所述步骤(5)中指示有效信号及代表符号最大点与前一采样点的间隔u_k的产生过程如下：

首先，根据接收环路滤波模块输入的NCO控制信号b，计算中间变量w＝w0+b，这里w0是一个常量，且w0＝1，再用NCO寄存器值reg减去w，作为新的寄存器reg的值，即reg＝reg-w；

然后，判断NCO模块中的寄存器值reg与-1关系，若reg＜-1，则reg＝reg+2，且将指示有效信号设置为高电平，u_k＝1+2×reg；否则，将指示有效信号设置为低电平，u_k值不变。

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