CN103595522B - 一种双通道数模转换器同步方法 - Google Patents
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Abstract
一种双通道数模转换器同步方法，所述双通道数模转换器包括第一数模转换器和第二数模转换器；包括如下步骤：第一数模转换器向FPGA输出第一参考时钟，第二数模转换器向FPGA输出第二参考时钟；FPGA利用第一参考时钟对第二参考时钟进行鉴相；获得两个参考时钟的相差值；FPGA将第一参考时钟直接作为第一数据时钟输出；并根据两个参考时钟的相差值对第二参考时钟进行调整获得第二数据时钟；从而使得第一数据时钟与第二数据时钟同步；FPGA根据第一数据时钟输出数据给第一数模转换器，FPGA根据第二数据时钟输出数据给第二数模转换器。通过本发明的方法可以让2路1.2GSPS的数模转换器输出相同相位的模拟信号。
Description
技术领域
本发明涉及一种双通道DAC同步方法。
背景技术
对于某些仿真来说，需要两路射频输出通道，而且要求其幅度、相位、多普勒和距离都可以由软件做精确控制，才能达到仿真结果，尤其是相位的精确控制。因此仿真开始时，双通道的初始相差要求保持固定，也就是说每路DAC输出信号的初始相位要保持一致。如图1所示为传统的双通道仿真时的硬件示意图，要求2个通道输出的初始相位差固定；图1中采用2片低速DAC+单片FPGA进行双通道仿真，可以实现同步，但带宽较小，无法适应现代体制的雷达仿真需要。
为了提高输出信号带宽，需要依靠2片高速DAC+单片FPGA进行双目标仿真，但目前FPGA的时钟速度一般不能高于750MHz，因此速度超过1GHz的DAC的时钟无法直接传给FPGA，高速DAC只能将时钟分频后再传给FPGA，比如1.2GHz的DAC，输出一个600MHz的参考时钟信号给FPGA，FPGA根据参考时钟产生数据信号和信号时钟。图2为FPGA产生数字正弦信号的示意图，系统上电后，由DDS产生单点频信号，分别输出到DA1和DA2，同时DA1和DA2将其参考时钟分别输入FPGA。DA1和DA2分别根据各自的参考时钟，将数字信号转换为模拟单点频信号。由于未进行相位校准，此时DA1和DA2输出的单点频信号是不同步的。针对上述情况，需要提供一种双通道高速DAC同步实现方法以满足双目标仿真的需要。
发明内容
本发明所要解决的技术问题是：提供一种双通道数模转换器同步方法，可以让2路1.2GSPS的DAC输出相同相位的模拟信号。
本发明包括如下技术方案：一种双通道数模转换器同步方法，所述双通道数模转换器包括第一数模转换器和第二数模转换器；包括如下步骤：
第一数模转换器向FPGA输出第一参考时钟，第二数模转换器向FPGA输出第二参考时钟；
FPGA利用第一参考时钟对第二参考时钟进行鉴相；获得两个参考时钟的相差值；
FPGA将第一参考时钟直接作为第一数据时钟输出；并根据两个参考时钟的相差值对第二参考时钟进行调整获得第二数据时钟；从而使得第一数据时钟与第二数据时钟同步；FPGA根据第一数据时钟输出数据给第一数模转换器，FPGA根据第二数据时钟输出数据给第二数模转换器。
本发明与现有技术相比具有如下优点：
(1)本发明与现有两路DAC同步技术相比，主要表现在DAC数据转换速度快，可以达到1.2GSPS；1.2GSPS即秒种从数字信号到模拟信号的转换次数为1.2G次，即1.2*109次。
(2)由于采用了数字时钟鉴相，因此可以方便根据鉴相结果进行相位调整，使得两路DAC同步。
附图说明
图1为传统的双通道仿真时的硬件示意图；
图2为参考时钟信号产生示意图；
图3为本发明的同步方法流程图；
图4为本发明的同步方法硬件实现电路；
图5为相位调整前后的时序示意图。
具体实施方式
下面就结合附图对本发明做进一步介绍。
本发明的高速双通道DAC的同步实现依靠两个技术手段，一是对两路DAC的参考时钟进行鉴相，二是根据鉴相结果对输出数字信号进行相位补偿。只要两路DAC的数据相位和参考时钟相位是一致的，就可以抵消两路DAC的输出信号相位差。双通道信号在射频上的相位相对固定，因此可以对射频的固定相差进行测量和校准，双通道DAC的初始相差经过校准后，也能保证相位固定，从而保证系统的双通道相位一致性。
本发明的双通道高速DAC同步实现方法，具体包括下列步骤：
(1)产生参考时钟
如图2所示，在板卡上电后，由FPGA利用DDS(Direct Digital Synthesizer，直接数字合成技术)模块产生单点频信号(数据信号DDS DAT)，分别送给DA1和DA2。由于DA的采样时钟比较高(1.2G)，不能直接输入FPGA，所以只能将时钟分频为600MHz的参考时钟(REFCLK1和REFCLK2)送给FPGA，由于DA1和DA2的参考时钟(REFCLK1和REFCLK2)分别来自两片DAC，因此两个参考时钟REFCLK1和REFCLK2的初始相位差是不确定的。FPGA根据参考时钟REFCLK1产生数字信号DDS DAT和数据时钟DATCLK1，并将产生的信号输入到DA1；FPGA根据参考时钟REFCLK2产生数据时钟DATCLK2，并将已经产生的数字信号DDSDAT输入到DA2。DA1和DA2分别根据各自的数据时钟，将数字信号转换为模拟单点频信号。如图5所示为REFCLK1和REFCLK2的时序图，DDS模块根据REFCLK1产生DDSDAT数据a、b、c、d，由于未进行相位校准，此时数据时钟DATCLK1和参考时钟REFCLK1相同，数据时钟DATCLK1和参考时钟REFCLK1相同，如图5所示输入至两个数模转换器的DDSDAT数据a、b、c、d是不同步的。
(2)时钟鉴相
FPGA利用DA1的参考时钟REFCLK1完成对DA2参考时钟REFCLK2的鉴相。鉴相流程如图3所示，首先是用DA1的参考时钟对DA2参考时钟进行采样，观测采样结果(0或1)，假设利用DA1参考时钟的上升沿对DA2的参考时钟进行采样，记录此时刻的采样值，对DA2的时钟进行移相，对移相后的时钟进行采样，观测采样结果并与上一时刻的采样结果进行比较，如果在上一时刻的采样结果为0，而当前时刻为1，说明此时也是DA2参考时钟的上升沿，两时钟同步，记录此时的移相数值，完成时钟鉴相。否则，继续对DA2的参考时钟进行移相，直至移相到DA2参考时钟的上升沿并记录移相值，完成两时钟鉴相。
时钟鉴相的硬件电路如图4所示，将DA1的参考时钟作为FPGA的局部时钟，将DA2的参考时钟作为I0信号输入，并由局部时钟进行采样；通过数字鉴相器识别两路时钟的相位，具体方法是将DA1参考时钟REFCLK1作为数字鉴相器的采样时钟，将DA2参考时钟REFCLK2作为数字鉴相器的输入，数字鉴相是靠相位控制状态机实现的，相位控制状态机每移动一次采样时钟的相位，测量一次采样结果，通过检测数字时钟的相位突变判断DA参考时钟的相位变化，通过相差处理状态机输出相位差。
数字鉴相器通过FPGA的MMCM和I SERDES(Input Serial-to-Para11el LogicResources，输入串并转换逻辑资源)搭建的数字逻辑，MMCM可以进行时钟相位调整，ISERDES可以实现信号延迟；ISERDES是FPGA内部包含的高速串并转换模块，可将高速串行信号转换为并行信号。
(3)相位校准
根据鉴相得到的相位差对DA2的参考时钟REFCLK2进行调整，获得数据时钟DATCLK2；DDS模块输出的数字信号直接输入至DA2数据、时钟产生模块；通过DA2数据、时钟产生模块产生输入至DA2的数据信号和数据时钟DATCLK2。另外，鉴相得到的相位差输入IODELAY(Input/Output Delay Element，输入/输出延迟单元)模块，通过IODELAY模块对DDS模块输出的数字信号(DDS DAT)进行数据相差微调，并将微调后的数据输入至DA1数据、时钟产生模块，DA1数据、时钟产生模块将DA1参考时钟REFCLK1作为输出给DA1的数据时钟DATACLK1，并产生与输出给DA2的数据同步的数据信号；如图5所示，经过上述处理使得输出的两路DA的信号保持同步。所述IODELAY模块是FPGA的IO模决中包含的可编程的精确延迟单元。
Claims (1)
1.一种用于双目标仿真的双通道数模转换器同步方法，所述双通道数模转换器包括第一数模转换器DA1和第二数模转换器DA2；所述第一数模转换器DA1和第二数模转换器DA2的数据转换速率为1.2GSPS；其特征在于，利用一个FPGA实现双通道数模转换器同步，所述FPGA包括DDS模块，数字鉴相器，相位控制状态机，相差处理状态机，时钟移相单元，DA1数据、时钟产生模块，DA2数据、时钟产生模块，IODELAY模块；所述数字鉴相器为通过所述FPGA的MMCM和ISERDES搭建的数字逻辑；所述IODELAY模块是输入/输出延迟单元模块，为FPGA的IO模块中包含的可编程的精确延迟单元；
所述双通道数模转换器同步方法包括如下步骤：
第一数模转换器向所述FPGA输出第一参考时钟REFCLK1，第二数模转换器向所述FPGA输出第二参考时钟REFCLK2；第一数模转换器DA1将时钟分频为600MHz的参考时钟REFCLK1，第二数模转换器DA2将时钟分频为600MHz的参考时钟REFCLK2；所述FPGA利用DDS模块产生单点频信号，即数字信号DDS DAT；
所述FPGA将第一参考时钟REFCLK1作为FPGA的局部时钟，将第二参考时钟REFCLK2作为IO信号输入，并由局部时钟进行采样；通过数字鉴相器识别两路时钟的相位，具体方法是：将第一参考时钟REFCLK1作为数字鉴相器的采样时钟，将第二参考时钟REFCLK2作为数字鉴相器的输入，数字鉴相是靠相位控制状态机实现的，相位控制状态机通过控制时钟移相单元每移动一次采样时钟的相位，测量一次采样结果，通过检测数字时钟的相位突变判断DA参考时钟的相位变化，通过相差处理状态机输出相位差；
所述DA2数据、时钟产生模块根据鉴相得到的相位差对第二参考时钟REFCLK2进行调整获得第二数据时钟DATCLK2，并将第二数据时钟DATCLK2输入至第二数模转换器DA2；DDS模块输出的数字信号DDS DAT直接输入至DA2数据、时钟产生模块；通过DA2数据、时钟产生模块产生输入至第二数模转换器DA2的数据信号；鉴相得到的相位差输入至IODELAY模块，通过所述IODELAY模块对DDS模块输出的数字信号DDS DAT进行数据相差微调，并将微调后的数据输入至DA1数据、时钟产生模块；DA1数据、时钟产生模块将第一参考时钟REFCLK1作为输出给第一数模转换器DA1的第一数据时钟DATACLK1，并产生与输出给第二数模转换器DA2的数据同步的数据信号；第一数据时钟DATCLK1与第二数据时钟DATCLK2保持同步。
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| DESIGN AND IMPLEMENTATION OF AN ULTRA HIGH SPEED DUAL-CHANNEL DAC MODULE BASED ON CPCI;刘国满（音译）等;《IEEE Radar Conference，2009 IET International》;20090430;全文 * |
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