CN115001491A - 多片adc采样时钟阵列的同步采样方法及装置 - Google Patents

Abstract

本发明适用于信号采样技术领域，提供了多片ADC采样时钟阵列的同步采样方法及装置，其中，方法包括：通过第一级时钟分配器对输入的多倍频时钟信号进行分频，产生多路第一级采样时钟信号并对应输出到多个第二级时钟分配器；每个第二级时钟分配器对接收到的第一级采样时钟信号进行分频，得到多路第二级采样时钟信号；将第二级采样时钟信号输入到与第二级时钟分配器连接的一组ADC芯片，对每组中ADC芯片中的输入信号进行相位差计算，基于相位差计算对应第二级采样时钟信号的延时并进行延时补偿。本申请能够保证延时补偿后更好的同步各个信号通道中的第二级采样时钟信号，让每片ADC芯片采样到的第二级采样时钟信号保持更高的同步精度。

Description

多片ADC采样时钟阵列的同步采样方法及装置

技术领域

本发明属于信号采样技术领域，尤其涉及多片ADC采样时钟阵列的同步采样方法及装置。

背景技术

随着相控阵通信技术的发展和相控阵雷达通道数越来越多，需要大量的ADC(Analog-to-Digital Converter，模/数转换器)进行信号采样。随着采样率越来越高和同步精度的要求越来越高，要确保相控阵通信或相控阵雷达系统获取更好的接收增益，就需要一种高精度同步ADC采样时钟网络。

ADC同步性能受多方因素影响，在相同ADC情况下，同步性能主要受到采样时钟同步精度影响，如果同步性能较差，那么相控阵通信系统或相控阵雷达系统合成增益较低，严重影响其灵敏度。现有多片ADC采样时钟使用了多级锁相环级联的方式来实现，但锁相环存在锁相精度问题，同时需要在多片锁相环之间进行同步处理，则在多片锁相环之间同样存在同步精度低的问题。

发明内容

本发明提供多片ADC采样时钟阵列的同步采样方法，旨在解决现有技术中多片ADC采样时钟采样精度低的问题。

本发明是这样实现的，通过提供一种多片ADC采样时钟阵列的同步采样方法，包括：

通过第一级时钟分配器对输入的多倍频时钟信号进行分频，产生多路第一级采样时钟信号并对应输出到多个第二级时钟分配器；

每个所述第二级时钟分配器对接收到的所述第一级采样时钟信号进行分频，得到多路第二级采样时钟信号；

将所述第二级采样时钟信号输入到与所述第二级时钟分配器连接的一组ADC芯片，对每组中所述ADC芯片中的输入信号进行相位差计算，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿；

将延时补偿后的所述第二级采样时钟信号输出给多片所述ADC芯片进行信号转换。

更进一步地，在所述通过第一级时钟分配器对输入的多倍频时钟信号进行分频之前，所述方法还包括：

基于参考晶振产生所述时钟信号；

通过锁相环对所述时钟信号进行信号整合，得到对应所述第一级采样时钟信号的所述多倍频时钟信号。

更进一步地，所述对每组中所述ADC芯片中的输入信号进行相位差计算，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿，包括：

在每组中的所述ADC芯片中选取参考ADC芯片；

分别对所述参考ADC芯片中的输入信号与组内其他所述ADC芯片的输入信号进行采样并计算相位差；

判断所述相位差是否满足预设的相位差阈值；

若所述相位差不满足预设的所述相位差阈值，则将所述相位差转换为对应ADC芯片的所述第二级采样时钟信号的延时，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿；

若所述相位差满足预设的所述相位差阈值，则判定为无需进行延时补偿，继续对其他所述待测ADC芯片进行相位差计算。

更进一步地，所述分别对所述参考ADC芯片中的输入信号与组内其他所述ADC芯片的输入信号进行采样并计算相位差，包括：

对所述参考ADC芯片与所述待测ADC芯片中所述输入信号进行下变频处理，并通过滤波器对高频分量进行滤波，得到所述参考ADC芯片中所述输入信号的第一实部信号与第一虚部信号，以及得到所述待测ADC芯片中所述输入信号的第二实部信号与第二虚部信号；

将所述所述参考ADC芯片中所述输入信号的第一实部信号与第一虚部信号，以及所述所述待测ADC芯片中所述输入信号的第二实部信号与第二虚部信号进行复数相乘，得到所述参考ADC芯片与所述待测ADC芯片中所述第二级采样时钟信号之间的目标实部信号与目标虚部信号；

对所述参考ADC芯片与所述待测ADC芯片中所述输入信号之间的目标实部信号与目标虚部信号求反正切函数，得到所述相位差。

更进一步地，所述基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿，包括：

基于相位差与时间转换公式，根据所述相位差计算延时，并控制所述第二级时钟分配器的寄存器对存在所述延时的所述第二级采样信号进行延时补偿。

更进一步地，所述第一级时钟分配器与所述第二级时钟分配器上分别包括有多个CLK端，通过所述第一级时钟分配器与所述第二级时钟分配器上的所述CLK端进行连接，对所述第一级采样时钟信号进行传递。

本发明实施例还提供一种多片ADC采样时钟阵列的同步采样装置，装置包括：

第一分频模块，用于通过第一级时钟分配器对输入的多倍频时钟信号进行分频，产生多路第一级采样时钟信号并对应输出到多个第二级时钟分配器；

第二分频模块，用于每个所述第二级时钟分配器对接收到的所述第一级采样时钟信号进行分频，得到多路第二级采样时钟信号；

计算模块，用于将所述第二级采样时钟信号输入到与所述第二级时钟分配器连接的一组ADC芯片，对每组中所述ADC芯片中的输入信号进行相位差计算，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿；

转换模块，用于将延时补偿后的所述第二级采样时钟信号输出给多片所述ADC芯片进行信号转换。

更进一步地，装置还包括：

生成模块，用于基于参考晶振产生所述时钟信号；

整合模块，用于通过锁相环对所述时钟信号进行信号整合，得到对应所述第一级采样时钟信号的所述多倍频时钟信号。

更进一步地，所述计算模块包括：

选取单元，用于在每组中的所述ADC芯片中选取参考ADC芯片；

计算单元，用于分别对所述参考ADC芯片中的输入信号与组内其他所述ADC芯片的输入信号进行采样并计算相位差；

判断单元，用于判断所述相位差是否满足预设的相位差阈值；

延时单元，用于若所述相位差不满足预设的所述相位差阈值，则将所述相位差转换为对应ADC芯片的所述第二级采样时钟信号的延时，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿；

判定单元，用于若所述相位差满足预设的所述相位差阈值，则判定为无需进行延时补偿，继续对其他所述待测ADC芯片进行相位差计算。

本发明所达到的有益效果：本申请通过第一级时钟分配器对输入的多倍频时钟信号进行分频后，产生多个第一级采样时钟信号，并将每一个第一级采样时钟信号通过一个信号通道输出到对应的第二级时钟分配器，经过第二级时钟分配器继续进行分频，每一个第二级时钟分配器分别进行分频后得到多个第二级采样时钟信号并作为输入信号输入到与其连接的一组ADC芯片中，然后对每组中各ADC芯片中的输入信号进行相位差计算，基于相位差计算第二级采样时钟信号的延时并进行延时补偿，以保证延时补偿后更好的同步各个信号通道中的第二级采样时钟信号，能让每片ADC芯片采样到的第二级采样时钟信号保持更高的同步精度。

附图说明

图1a为本发明实施例提供的一种多片ADC采样时钟阵列的同步采样方法的流程图；

图1b为本发明实施例提供的另一种多片ADC采样时钟阵列的同步采样方法的流程图；

图2为本发明实施例提供的在步骤S101之前的具体流程图；

图3为本发明实施例提供的图1中S103的具体流程图；

图4为本发明实施例提供的计算相位差的整体流程图；

图5为本发明实施例提供的多片ADC采样时钟阵列的同步采样装置的模块图；

图6为本发明实施例提供的另一种多片ADC采样时钟阵列的同步采样装置的模块图；

图7为本发明实施例提供的图5中计算模块的模块图；

图8为本发明实施例提供的图7中计算单元的模块图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

参考图1a所示，图1a为本发明实施例提供的一种多片ADC采样时钟阵列的同步采样方法的流程图。一种多片ADC采样时钟阵列的同步采样方法，包括：

S101、通过第一级时钟分配器对输入的多倍频时钟信号进行分频，产生多路第一级采样时钟信号并对应输出到多个第二级时钟分配器。

其中，时钟分配器是一个一路输入多路输出，并且具备延时调整功能的芯片。上述第一级时钟分配器与第二级时钟分配器是将输入的多倍频时钟信号进行一定的分频后分别送到各路输出的逻辑电路。其组成原理框图由一个计数器及相应的译码电路构成，也可以由环形计数器构成。进行分频时可以基于时序和预设的分频周期进行采样分频。

其中，在第一级时钟分配器与第二级时钟分配器上分别包括有多个CLK端，通过第一级时钟分配器与第二级时钟分配器上的CLK端进行连接，CLK端包括CLK输入端和CLK输出端，可以连接第一级时钟分配器的CLK输出端与第二级时钟分配器上的CLK输入端，对第一级采样时钟信号进行传递。第一级时钟分配器上的一个CLK输出端对应一个第二级时钟分配器。分频段数可以根据第一级时钟分配器的CLK输出端数量/第二级时钟分配器的数量进行确定，当然还可以根据需求进行确定，例如：有n个第二级时钟分配器，则第一级时钟分配器的CLK输出端也有n个。

S102、每个第二级时钟分配器对接收到的第一级采样时钟信号进行分频，得到多路第二级采样时钟信号。

其中，当有足够多的ADC(数/模转换器)芯片时，只靠第一级时钟分配器无法满足分频需求，因此，通过增加第二级时钟分频器继续对第一级采样时钟信号继续进行分频，一个第二级时钟分配器可以连接有m个ADC芯片，因此进行分频后，每一个第二级时钟分配器会产生m个第二级采样时钟信号，所以总的ADC芯片有n×m个。

S103、将第二级采样时钟信号输入到与第二级时钟分配器连接的一组ADC芯片，对每组中ADC芯片中的输入信号进行相位差计算，基于相位差计算对应第二级采样时钟信号的延时并进行延时补偿。

其中，每组ADC芯片包括m个ADC芯片。由于第一级时钟分配器以及第二级时钟分配器在器件上存在个体差异，以致于第二级采样时钟信号作为输入信号传递到多个ADC芯片时存在相位差，会导致采样同步存在误差，影响采样精度。因此，将第二级采样时钟信号输入到与同一第二级时钟分配器连接的m个ADC芯片中后，可以采集同一组ADC芯片中各通道的输入信号，在与第二级时钟分配器连接的m个ADC芯片中选取一个可以用于作为参考ADC芯片，将每组中其他ADC芯片中的输入信号与参考ADC芯片中的输入信号进行相位差计算，并根据相位差计算第二级采样时钟信号的延时，基于延时对第二级采样时钟信号进行延时补偿，具体为控制第二级时钟分配器的寄存器对存在延时的信号通道中的第二级采样信号进行延时。

S104、将延时补偿后的第二级采样时钟信号输出给多片ADC芯片进行信号转换。

其中，对每组中存在相位差的ADC芯片对应的第二级采样时钟信号进行延时补偿后，会将延时补偿后的第二级采样时钟信号传递到组内各ADC芯片中，因此，各ADC芯片会得到同步精度更高的时钟信号，在进行信号转换时同步精度也更高。参考图1b所示，图1b为本实施例提供的另一种多片ADC采样时钟阵列的同步采样方法的流程图。

在本发明实施例中，本申请通过第一级时钟分配器对输入的多倍频时钟信号进行分频后，产生多个第一级采样时钟信号，并将每一个第一级采样时钟信号通过一个信号通道输出到对应的第二级时钟分配器，经过第二级时钟分配器继续进行分频，每一个第二级时钟分配器分别进行分频后得到多个第二级采样时钟信号并输入到与其连接的一组ADC芯片中，通过采样每组中各ADC芯片的输入信号进行相位差计算，基于相位差计算第二级采样时钟信号的延时并进行延时补偿，以保证延时补偿后更好的同步各个信号通道中的第二级采样时钟信号，能让每片ADC芯片采样到的第二级采样时钟信号保持更高的同步精度。

更进一步地，参考图2所示，图2为本发明实施例提供的在步骤S101之前的具体流程图。在步骤S101之前，方法还包括：

S201、基于参考晶振产生时钟信号。

其中，上述参考晶振可以是预先设定好参数的晶振电路，每个单片机系统里都有晶振(晶体震荡器)，在单片机系统里晶振结合单片机内部的电路，产生单片机所必须的时钟频率，晶振的提供的时钟频率越高，单片机的运行速度也就越快。

S202、通过锁相环对时钟信号进行信号整合，得到对应第一级采样时钟信号的多倍频时钟信号。

其中，晶振为系统提供基本的时钟信号，晶振通常与PLL(Phase Locked Loop，锁相环/锁相回路)配合使用，对参考晶振产生的时钟信号进行整合以提供对应第一级采样时钟信号多倍频时钟信号。

在本发明实施例中，通过参考晶振产生时钟信号，并通过PLL产生对应第一级采样时钟信号多倍频时钟信号，产生多倍频时钟信号可以提高运算速度。此外，计算每组中各ADC芯片输入信号的相位差，并根据相位差对计算对应第二级采样时钟信号的延时以进行延时补偿，可以保证延时补偿后更好的同步各个信号通道中的第二级采样时钟信号，让每片ADC芯片采样到的第二级采样时钟信号保持更高的同步精度。

更进一步地，参考图3所示，图3为本发明实施例提供的图1中S103的具体流程图。上述步骤S103中，对每组中ADC芯片中的输入信号进行相位差计算，基于相位差计算对应第二级采样时钟信号的延时并进行延时补偿，包括：

S301、在每组中的ADC芯片中选取参考ADC芯片。

其中，可以在每组ADC芯片中国选取任意一片ADC芯片作为参考ADC芯片。在本实施例中，可以选取ADC-1作为参考信号通道，

S302、分别对参考ADC芯片中的输入信号与组内其他待测ADC芯片的输入信号进行采样并计算相位差。

其中，包括计算待测ADC芯片ADC-2～ADC-m与参考ADC芯片ADC-1中输入信号的相位差Δθ。可选的，可以是依次进行计算，即计算ADC-1与ADC-2，ADC-1与ADC-3，…，ADC-1与ADC-m，也可以是分组同时进行多个数据的计算，如ADC-1与ADC-2、ADC-3 ADC-4，…，ADC-1与ADC-m-2、ADC-m-1、ADC-m。

S303、判断相位差是否满足预设的相位差阈值。

其中，可以预设相位差阈值，相位差阈值可以基于实测数据进行设置。通过比较计算出的ADC-2～ADC-m与ADC-1中输入信号的相位差Δθ与预设的相位差阈值进行比较，可以判断ADC-2～ADC-m与ADC-1中输入信号的相位差Δθ是否满足相位差阈值。

S304、若相位差不满足预设的相位差阈值，则将相位差转换为对应ADC芯片的第二级采样时钟信号的延时，基于相位差计算对应第二级采样时钟信号的延时并进行延时补偿。

S305、若相位差满足预设的相位差阈值，则判定为无需进行延时补偿，继续对其他待测ADC芯片进行相位差计算。

其中，若ADC-2～ADC-m与ADC-1中输入信号的相位差Δθ不满足相位差阈值，则将相位差Δθ转换为延时Td，对存在延时的第二级采样信号进行延时补偿，例如：相位差阈值为0.1，相位差Δθ为0.2，则不满足，需根据相位差Δθ转换为延时Td进行延时补偿。其中，根据相位差转换为第二级采样时钟信号的延时Td，假设输入信号的频率为fs，那么Td＝Δθ/360/fs。当然，若相位差满足预设的相位差阈值，则判定为无需进行延时补偿，继续对其他待测ADC芯片进行相位差计算。

更进一步地，参考图4所示，图4为本实施例提供的计算相位差的整体流程图。步骤S302中，分别对参考ADC芯片中的输入信号与组内其他ADC芯片的输入信号进行采样并计算相位差，包括：

对参考ADC芯片与待测ADC芯片中输入信号进行下变频处理，并通过滤波器对高频分量进行滤波，得到参考ADC芯片中输入信号的第一实部信号与第一虚部信号，以及得到待测ADC芯片中输入信号的第二实部信号与第二虚部信号。

其中，对参考ADC芯片与待测ADC芯片中输入信号进行下变频处理公式如下(1)所示：

S1*cos(2Πf+θ)

S1*sin(2Πf+θ)

S2*cos(2Πf+θ)

S2*sin(2Πf+θ) (1)

其中，S1＝sin(2Πf+θ1)，S2＝sin(2Πf+θ2)，S1与S2分别为参考ADC芯片与待测ADC芯片的输入信号，θ1和θ2为对应的初相角，f为输入信号的频率。

将参考ADC芯片中输入信号的第一实部信号与第一虚部信号，以及待测ADC芯片中输入信号的第二实部信号与第二虚部信号进行复数相乘，得到参考ADC芯片与待测ADC芯片中第二级采样时钟信号之间的目标实部信号与目标虚部信号。

其中，S1经过下变频及滤波后形成第一实部信号S1i与第一虚部信号S1q，如下公式(2)所示：

S1i＝sin(θ1-θ)

S1q＝cos(θ1-θ) (2)

S2经过下变频及滤波后形成第二实部信号S2i与第二虚部信号S2q，如下公式(3)所示：

S2i＝sin(θ1-θ)

S2q＝cos(θ1-θ) (3)

对下变频处理后的S1与S2进行复数相乘，如下公式(4)所示：

(S1i+1i*S1q)*(S2i+1i*S2q)＝(sin(θ1-θ)+1i*cos(θ1-θ))*(sin(θ2-θ)+1i*cos(θ2-θ))＝cos(θ1-θ2)+1i*sin(θ1-θ2) (4)

最终得到参考ADC芯片与待测ADC芯片中输入信号之间的目标实部信号Sreal与目标虚部信号Simg，如式(5)所示：

Sreal＝cos(θ1-θ2)

Simg＝sin(θ1-θ2) (5)

对参考ADC芯片与待测ADC芯片中输入信号之间的目标实部信号与目标虚部信号求反正切函数，得到相位差。

其中，对目标实部信号Sreal与目标虚部信号Simg求反正切函数的计算公式如式(6)所示：

arctan(Simg，Sreal)＝arctan(sin(θ1-θ2)，cos(θ1-θ2)) (6)

求反正切函数后，便可以得到参考ADC芯片与待测ADC芯片中输入信号之间的相位差。同上相位差的计算方法，便可以得到每一待测ADC芯片与组内的参考ADC芯片的输入信号之间的相位差。根据计算得到的相位差可以转换为对应的第二级采样时钟信号的延时，基于延时对存在相位差的第二级采样时钟信号进行延时补偿，以达到多路ADC芯片高精度同步接收到第二级采样时钟信号。

在本发明实施例中，本申请通过第一级时钟分配器对输入的多倍频时钟信号进行分频后，产生多个第一级采样时钟信号，并将每一个第一级采样时钟信号通过一个信号通道输出到对应的第二级时钟分配器，经过第二级时钟分配器继续进行分频，每一个第二级时钟分配器分别进行分频后得到多个第二级采样时钟信号并输入到与其连接的一组ADC芯片中，通过采样每组中各ADC芯片的输入信号进行相位差计算，基于相位差计算第二级采样时钟信号的延时并进行延时补偿，以保证延时补偿后更好的同步各个信号通道中的第二级采样时钟信号，能让每片ADC芯片采样到的第二级采样时钟信号保持更高的同步精度。

参考图5所示，图5为本发明实施例提供的多片ADC采样时钟阵列的同步采样装置的模块图。一种多片ADC采样时钟阵列的同步采样装置，装置500包括：

第一分频模块501，用于通过第一级时钟分配器对输入的多倍频时钟信号进行分频，产生多路第一级采样时钟信号并对应输出到多个第二级时钟分配器；

第二分频模块502，用于每个第二级时钟分配器对接收到的第一级采样时钟信号进行分频，得到多路第二级采样时钟信号；

计算模块503，用于将第二级采样时钟信号输入到与第二级时钟分配器连接的多片ADC芯片，对每组中所述ADC芯片中的输入信号进行相位差计算，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿；

转换模块504，用于将延时补偿后的第二级采样时钟信号输出给多片ADC芯片进行信号转换。

更进一步地，参考图6所示，图6为本发明实施例提供的另一种多片ADC采样时钟阵列的同步采样装置的模块图。基于图5，装置500还包括：

生成模块505，用于基于参考晶振产生时钟信号；

整合模块506，用于通过锁相环对时钟信号进行信号整合，得到对应第一级采样时钟信号的多倍频时钟信号。

更进一步地，参考图7所示，图7为本发明实施例提供的图5中计算模块的模块图。计算模块503包括：

选取单元5031，用于在每组中的ADC芯片中选取参考ADC芯片；

计算单元5032，用于分别对参考ADC芯片中的输入信号与组内其他ADC芯片的输入信号进行采样并计算相位差；

判断单元5033，用于判断相位差是否满足预设的相位差阈值；

延时单元5034，用于若相位差不满足预设的相位差阈值，则将相位差转换为对应ADC芯片的第二级采样时钟信号的延时，基于相位差计算对应第二级采样时钟信号的延时并进行延时补偿；

判定单元5035，用于若相位差满足预设的相位差阈值，则判定为无需进行延时补偿，继续对其他待测ADC芯片进行相位差计算。

更进一步地，参考图8所示，图8为本发明实施例提供的图7中计算单元的模块图。其中，计算单元5032包括：

变频子单元50321，用于对参考ADC芯片与待测ADC芯片中输入信号进行下变频处理，并通过滤波器对高频分量进行滤波，得到参考ADC芯片中输入信号的第一实部信号与第一虚部信号，以及得到待测ADC芯片中输入信号的第二实部信号与第二虚部信号；

第一计算子单元50322，用于将参考ADC芯片中输入信号的第一实部信号与第一虚部信号，以及待测ADC芯片中输入信号的第二实部信号与第二虚部信号进行复数相乘，得到参考ADC芯片与待测ADC芯片中第二级采样时钟信号之间的目标实部信号与目标虚部信号；

第二计算子单元50323，用于对参考ADC芯片与待测ADC芯片中输入信号之间的目标实部信号与目标虚部信号求反正切函数，得到相位差。

更进一步地，延时单元5034还用于基于相位差与时间转换公式，根据相位差计算延时，并控制第二级时钟分配器的寄存器对存在延时的第二级采样信号进行延时补偿。

更进一步地，第一分频模块501还用于第一级时钟分配器与第二级时钟分配器上分别包括有多个CLK端，通过第一级时钟分配器与第二级时钟分配器上的CLK端进行连接，对第一级采样时钟信号进行传递。

本发明实施例提供的一种多片ADC采样时钟阵列的同步采样装置能够实现上述的一种多片ADC采样时钟阵列的同步采样方法的各个实施方式，以及相应有益效果，为避免重复，这里不再赘述。

本申请的说明书和权利要求书及附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。本申请的说明书和权利要求书或附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.多片ADC采样时钟阵列的同步采样方法，其特征在于，包括：

通过第一级时钟分配器对输入的多倍频时钟信号进行分频，产生多路第一级采样时钟信号并对应输出到多个第二级时钟分配器；

每个所述第二级时钟分配器对接收到的所述第一级采样时钟信号进行分频，得到多路第二级采样时钟信号；

将所述第二级采样时钟信号输入到与所述第二级时钟分配器连接的一组ADC芯片，对每组中所述ADC芯片中的输入信号进行相位差计算，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿；

将延时补偿后的所述第二级采样时钟信号输出给多片所述ADC芯片进行信号转换。

2.如权利要求1所述的多片ADC采样时钟阵列的同步采样方法，其特征在于，在所述通过第一级时钟分配器对输入的多倍频时钟信号进行分频之前，所述方法还包括：

基于参考晶振产生所述时钟信号；

通过锁相环对所述时钟信号进行信号整合，得到对应所述第一级采样时钟信号的所述多倍频时钟信号。

3.如权利要求1所述的多片ADC采样时钟阵列的同步采样方法，其特征在于，所述对每组中所述ADC芯片中的输入信号进行相位差计算，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿，包括：

在每组中的所述ADC芯片中选取参考ADC芯片；

分别对所述参考ADC芯片中的输入信号与组内其他待测ADC芯片的输入信号进行采样并计算相位差；

判断所述相位差是否满足预设的相位差阈值；

若所述相位差不满足预设的所述相位差阈值，则将所述相位差转换为对应ADC芯片的所述第二级采样时钟信号的延时，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿；

若所述相位差满足预设的所述相位差阈值，则判定为无需进行延时补偿，继续对其他所述待测ADC芯片进行相位差计算。

4.如权利要求3所述的多片ADC采样时钟阵列的同步采样方法，其特征在于，所述分别对所述参考ADC芯片中的输入信号与组内其他所述ADC芯片的输入信号进行采样并计算相位差，包括：

对所述参考ADC芯片与所述待测ADC芯片中所述输入信号进行下变频处理，并通过滤波器对高频分量进行滤波，得到所述参考ADC芯片中所述输入信号的第一实部信号与第一虚部信号，以及得到所述待测ADC芯片中所述输入信号的第二实部信号与第二虚部信号；

将所述所述参考ADC芯片中所述输入信号的第一实部信号与第一虚部信号，以及所述所述待测ADC芯片中所述输入信号的第二实部信号与第二虚部信号进行复数相乘，得到所述参考ADC芯片与所述待测ADC芯片中所述第二级采样时钟信号之间的目标实部信号与目标虚部信号；

对所述参考ADC芯片与所述待测ADC芯片中所述输入信号之间的目标实部信号与目标虚部信号求反正切函数，得到所述相位差。

5.如权利要求3所述的多片ADC采样时钟阵列的同步采样方法，其特征在于，所述基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿，包括：

基于相位差与时间转换公式，根据所述相位差计算延时，并控制所述第二级时钟分配器的寄存器对存在延时的所述第二级采样信号进行延时补偿。

6.如权利要求1所述的多片ADC采样时钟阵列的同步采样方法，其特征在于，所述第一级时钟分配器与所述第二级时钟分配器上分别包括有多个CLK端，通过所述第一级时钟分配器与所述第二级时钟分配器上的所述CLK端进行连接，对所述第一级采样时钟信号进行传递。

7.多片ADC采样时钟阵列的同步采样装置，其特征在于，装置包括：

第一分频模块，用于通过第一级时钟分配器对输入的多倍频时钟信号进行分频，产生多路第一级采样时钟信号并对应输出到多个第二级时钟分配器；

第二分频模块，用于每个所述第二级时钟分配器对接收到的所述第一级采样时钟信号进行分频，得到多路第二级采样时钟信号；

计算模块，用于将所述第二级采样时钟信号输入到与所述第二级时钟分配器连接的一组ADC芯片，对每组中所述ADC芯片中的输入信号进行相位差计算，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿；

转换模块，用于将延时补偿后的所述第二级采样时钟信号输出给多片所述ADC芯片进行信号转换。

8.如权利要求7所述的多片ADC采样时钟阵列的同步装置，其特征在于，装置还包括：

生成模块，用于基于参考晶振产生所述时钟信号；

整合模块，用于通过锁相环对所述时钟信号进行信号整合，得到对应所述第一级采样时钟信号的所述多倍频时钟信号。

9.如权利要求7所述的多片ADC采样时钟阵列的同步装置，其特征在于，所述计算模块包括：

选取单元，用于在每组中的所述ADC芯片中选取参考ADC芯片；

计算单元，用于分别对所述参考ADC芯片中的输入信号与组内其他所述ADC芯片的输入信号进行采样并计算相位差；

判断单元，用于判断所述相位差是否满足预设的相位差阈值；

延时单元，用于若所述相位差不满足预设的所述相位差阈值，则将所述相位差转换为对应ADC芯片的所述第二级采样时钟信号的延时，基于所述相位差计算对应所述第二级采样时钟信号的延时并进行延时补偿；

判定单元，用于若所述相位差满足预设的所述相位差阈值，则判定为无需进行延时补偿，继续对其他所述待测ADC芯片进行相位差计算。

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