CN116722946A - 可扩展同步时钟树系统及相控阵雷达 - Google Patents

Abstract

本发明公开了一种可扩展同步时钟树系统及相控阵雷达，所述时钟树系统包括参考时钟产生单元、主时钟管理组件和多级从时钟管理组件；参考时钟产生单元与主时钟管理组件连接，主时钟管理组件、多级从时钟管理组件依次连接；根据每个时钟管理组件的所有时钟输出线、同步输出线的长度差确定需补偿的相位延迟，根据需补偿的相位延迟对对应的时钟管理组件进行相位延迟补偿，实现所有时钟输出信号和所有同步输出信号的相位对齐。本发明各组时钟输出线+同步输出线之间无需做等长布线，降低了布线空间、线缆重量和线缆成本；同时本发明还解决了加性抖动级联积累问题以及改善了传输路径低通效应导致的同步触发时间窗口小于理论值的问题。

Description

可扩展同步时钟树系统及相控阵雷达

技术领域

本发明属于时钟树技术领域，尤其涉及一种可扩展同步时钟树系统及相控阵雷达。

背景技术

数字相控阵雷达系统由众多的数字T/R组件（其内部包含模数转换器ADC和数模转换器DAC）组成，每个波束合成时各阵元的幅度、相位不再使用移相器、衰减器这两种模拟器件，取而代之的是在数字域通过高精度的数字信号处理实现相位和幅度控制。在大规模数字相控阵雷达系统中，不同的数字T/R组件通常会距离较远，且位于不同的PCB板上，而各个数字T/R组件内的ADC和DAC需同步采样和转换才能满足相控阵雷达系统的相参要求，因此，数字相控阵雷达系统需严格控制每个数字T/R组件单内ADC、DAC的采样时刻，以保证数字波束合成的性能。ADC、DAC的采样时刻由采样时钟的相位决定，故时钟生成及分发模块需要严格约束分发到每一个数字T/R组件的采样时钟（clk1～clk(n)）的相位关系，理想情况下，需要保证分发到每一个数字T/R组件的采样时钟（clk1～clk(n)）严格对齐。

在以往的数字相控阵雷达系统设计中，时钟生成与分发过程主要是由频率综合单元生成需要的采样时钟或参考时钟（即REF_CLK）（采样时钟为Fs，CLK1～CLK16各级频率均为Fs），并使用功率放大器放大到合适的功率，再通过射频功分网络将其分配为所需数量的多路等幅同相时钟。如图1所示，1:16功分网络的理想插入损耗为12dB，其输出的时钟（CLK1～CLK16）虽然能保持相位一致，但后端还需要信号线缆连接到数字T/R组件。因为数字T/R组件分布在雷达阵面的不同位置，距离不同，因此所需信号线缆长度也不同，导致线缆末端的时钟相位不齐。为了保证时钟相位对齐，需要连接到T/R组件单元的线缆按照最长线缆的长度等长布线（即CLK1～CLK16对应线缆等长），这将极大地增加了所需布线空间和线缆重量，增加了线缆成本。

在小型相控阵雷达系统中，如128个T/R通道，每个T/R组件包含8个T/R通道，则只需16个T/R组件即可实现组阵，通过1:16功分分发16路时钟后再等长布线的方式还勉强能适用。如图2所示，若阵列T/R通道数再增加几倍，例如1024通道时，需要分配的时钟数量也相应增加到128路，这时可级联两级分配网络来扩展通道数量（CLK1～CLK8对应线缆等长、CLK1～CLK16对应线缆等长），但因为增加了一级分配网络，分配损耗也增大到9 dB+12 dB=21dB，意味着频率综合单元需要输出更大的信号功率，这就限制了扩展能力。

另一种做法是采用有源的专用时钟缓冲扇出芯片，该方法可以避免上述方法中分配网络级联扩展时产生的信号损耗，但是会引入时钟加性抖动（即指某一时刻时钟周期会发生短暂性变化（向左或向右偏移），造成时钟周期在不同的周期上可能加长或缩短（上述方法无时钟加性抖动的影响），这在频域上表现为相位噪声恶化，每经过一次专用时钟缓冲扇出芯片都会叠加新的抖动，导致随着级联次数的增加，时钟信号质量不断恶化；而且这种方法也需要满足信号线缆等长的条件，如图3所示。

以上两种方式均还有不足之处：整个分配网络不同层级的各节点处时钟频率与频率综合单元输出的频率相同，不具备重新综合出新频率的能力，在某些场景中可能带来不便，如在需要两种时钟频率的系统中，就需要部署两套时钟树；另一方面，在中间级直接传输高频的采样时钟单位长度线缆上的信号损耗会增加，缩短了可传输距离。

还有一种有源方案，如图4所示，使用带有相位延迟调节和分频功能的时钟分配芯片作为时钟数量扩展的方式，第一级的时钟产生与分配芯片以来自频率综合单元的参考时钟为基准，通过PLL（即锁相环）+VCO（即压控振荡器）产生频率为系统最高（某些系统可能存在多个成整数倍的采样率）采样时钟频率Fs的时钟CLK(n)，二级时钟分配芯片接收第一级输出的CLK和RFSYNC（与CLK同一个时钟域的脉冲）；时钟分配芯片的相位延迟调节功能使系统免去了等长布线的要求，分频功能使得能够输出除采样时钟频率Fs外的整数分之一采样频率Fs/M的时钟（如Fs=1000MHz，CLK1= Fs/1=1000MHz，CLK2=Fs/100=10MHz），但仍然存在加性抖动逐级积累导致性能变差的问题。另一方面，该方法在级联过程中所有的时钟频率均为Fs，在相控阵领域Fs可从百兆赫兹到上千兆赫兹，而Fs越高则时钟信号在传输路径中的幅度损失越大，这就限制了级联时的距离，而且因为RFSYNC脉冲是在Fs时钟域内触发同步，随着Fs的提高，同步触发的时间窗口等比例缩小，定时难度等比提高。例如，Fs=100MHz时，周期为10ns，RFSYNC脉冲的理论有效同步触发时间窗口最大为10ns，若Fs增加到1000MHz，则相应的理论同步触发时间窗口缩小为1ns，而长距离的传输会因为信道的低通效应使RFSYNC同步脉冲边沿变缓（例如一个矩形脉冲变缓为一个正弦脉冲后，最佳采样点仅有峰值一个时刻），使得实际可用的同步触发时间窗口还要远小于理论值。

发明内容

本发明的目的在于提供一种可扩展同步时钟树系统及相控阵雷达，以解决传统T/R组件采样时钟对齐方式中线缆等长导致布线空间、线缆重量和线路成本增加，随着级联次数增加扩展能力差或时钟信号质量恶化和不具备重新综合出新频率的能力。本发明至少解决上述技术问题中的一个。

本发明是通过如下的技术方案来解决上述技术问题的：一种可扩展同步时钟树系统，应用于相控阵雷达，所述时钟树系统包括参考时钟产生单元、主时钟管理组件、多个一级从时钟管理组件、……、多个M级从时钟管理组件；所述参考时钟产生单元与所述主时钟管理组件连接，所述主时钟管理组件通过时钟输出线和同步输出线与每个所述一级从时钟管理组件连接，依此类推，M-1级从时钟管理组件通过时钟输出线和同步输出线与M级从时钟管理组件连接，所述M级从时钟管理组件通过时钟输出线和同步输出线与相控阵雷达的对应T/R组件内的时钟管理芯片连接，其中M≥1；

根据每个时钟管理组件的所有时钟输出线或同步输出线的长度差确定需补偿的相位延迟，根据需补偿的相位延迟对对应的时钟管理组件的输出通道进行相位延迟补偿，实现所有时钟输出信号和所有同步输出信号的相位对齐；其中，时钟管理组件是指主时钟管理组件、一级从时钟管理组件、……、M级从时钟管理组件，每个输出通道对应一时钟输出线和一同步输出线，且同一输出通道的时钟输出线和同步输出线等长。

进一步地，每个所述时钟管理组件均包括主时钟管理芯片、多个从时钟管理芯片以及微控制器；所述主时钟管理芯片通过时钟输出线和同步输出线与每个所述从时钟管理芯片连接，所述微控制器与所述主时钟管理芯片、每个从时钟管理芯片连接；所述主时钟管理芯片与从时钟管理芯片之间的各时钟输出线、同步输出线的PCB走线等长；

所述微控制器根据从时钟管理芯片与下一级时钟管理组件之间的时钟输出线或同步输出线的长度差确定需补偿的相位延迟，再根据需补偿的相位延迟对每个从时钟管理芯片的输出通道进行相位延迟补偿。

进一步地，所述从时钟管理芯片的数量为2~7个。

进一步地，所述主时钟管理芯片和从时钟管理芯片均包括第一锁相环、第二锁相环以及时钟分配单元；所述第一锁相环通过20~500Hz的环路带宽净化外部参考时钟的抖动，得到净化后的本地时钟；所述第二锁相环对净化后的本地时钟进行倍频，生成VCO时钟输出信号；所述时钟分配单元用于对VCO时钟输出信号进行分配、分频、相位延迟，得到多个时钟输出信号。

进一步地，所述主时钟管理芯片和从时钟管理芯片选用的型号均为HMC7044。

进一步地，所述微控制器通过SPI接口与主时钟管理芯片、每个从时钟管理芯片连接。

进一步地，所述主时钟管理芯片的同步输入端、时钟输入端和备份时钟输入端分别与不同的第一射频连接器连接，每个所述从时钟管理芯片的时钟输出端和同步输出端分别与不同的第二射频连接器连接，所述第一射频连接器和第二射频连接器作为所述时钟管理组件的对外接口。

进一步地，所述时钟管理组件还包括RJ45接口，所述RJ45接口与所述微控制器连接。

进一步地，根据每个时钟管理组件的所有时钟输出线或同步输出线的长度差确定需补偿的相位延迟，具体包括：

以最长的时钟输出线或同步输出线为基准，计算出所述时钟管理组件的其他时钟输出线和同步输出线与该基准之间的长度差；

根据所述长度差确定所述时钟管理组件每个输出通道的初始相位延迟；其中，单位长度对应的时间差通过矢量网络分析仪测量得到；

根据所述初始相位延迟对每个输出通道进行相位延迟补偿，然后使用高速示波器测量所述时钟管理组件的时钟输出信号与最大的时钟输出信号之间的相位差，或同步输出信号与最大的同步输出信号之间的相位差；

当所有时钟输出信号的相位未对齐时，根据所述相位差对对应的初始相位延迟进行微调，在相位延迟补偿后重新测量时钟输出信号与最大的时钟输出信号之间的相位差、或同步输出信号与最大的同步输出信号之间的相位差，直到所有时钟输出信号的相位对齐，即得到各通道需补偿的相位延迟。

基于同一构思，本发明还提供了一种相控阵雷达，所述相控阵雷达包括如上所述的可扩展同步时钟树系统。

有益效果

与现有技术相比，本发明的优点在于：

本发明采用主从分布式可扩展有源多级级联时钟树架构，前后级时钟管理组件在硬件上完全相同，仅在工作模式和相位延迟参数等软件配置上存在差异，具有很高的可复用性；通过改变时钟管理组件的数量，可以实现不同规模的同步时钟树结构，其硬件通用，系统可灵活扩展，且不会使时钟性能恶化；在设计不同规模的相控阵雷达系统时，无需再单独为其设计一套同步时钟树系统；

本发明可以根据实际距离按照最短长度进行布线，无需考虑与最长线缆做等长布线，使相控阵雷达系统的整机布线更为简洁，空间占用最小化，极大地降低了所需布线空间、线缆重量和线缆成本；

本发明分发网络输出的时钟频率无需与参考时钟的频率源相同，具有能够重新综合出新频率的能力，使用过程中仅传输低频（如10MHz），末端再重新综合出相位同步对齐的系统所需的高频时钟，这样可以降低线缆传输损耗和对信号线缆的性能规格要求。

附图说明

为了更清楚地说明本发明的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一个实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明背景技术中1:16分配网络分配原理图；

图2是本发明背景技术中1:128两级级联分配网络分配原理图；

图3是本发明背景技术中第一种有源分配网络分配原理图；

图4是本发明背景技术中第二种有源分配网络分配原理图；

图5是本发明实施例中可扩展同步时钟树系统的架构图；

图6是本发明实施例中时钟管理组件的结构示意图；

图7是本发明实施例中时钟管理芯片的内部结构示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

以M=1为例来说明本发明的可扩展同步时钟树系统，当M=1时，M-1级从时钟管理组件为主时钟管理组件。如图5所示，本发明实施例所提供的一种应用于相控阵雷达的可扩展同步时钟树系统，包括参考时钟产生单元、主时钟管理组件、N个一级从时钟管理组件；参考时钟产生单元与主时钟管理组件连接，主时钟管理组件通过时钟输出线和同步输出线与每个一级从时钟管理组件连接，N的最大值由主时钟管理组件的输出通道数来决定。

根据主时钟管理组件的所有时钟输出线或同步输出线的长度差确定需补偿的相位延迟，根据需补偿的相位延迟对主时钟管理组件的输出通道进行相位延迟补偿，实现主时钟管理组件的所有时钟输出信号和所有同步输出信号的相位对齐；根据每个一级从时钟管理组件的所有时钟输出线或同步输出线的长度差确定需补偿的相位延迟，根据需补偿的相位延迟对一级从时钟管理组件的输出通道进行相位延迟补偿，实现一级从时钟管理组件的所有时钟输出信号和所有同步输出信号的相位对齐。其中，每个输出通道对应一时钟输出线和一同步输出线，且同一输出通道的时钟输出线和同步输出线等长。

参考时钟产生单元用于产生参考时钟，本实施例中，参考时钟产生单元采用高品质的恒温晶振（OCXO），参考时钟的频率值无特殊要求，通常为150Hz～800MHz，本实施例的参考时钟的频率为100MHz。

主时钟管理组件作为时钟信号（CLK）和同步信号（SYNC）的源产生模块，最多可支持14对或14组时钟信号（CLK）+同步信号（SYNC），通过对主时钟管理组件进行相位延迟补偿来保证各组输出的时钟信号（CLK）+同步信号（SYNC）的相位对齐，使主时钟管理组件的14组信号线缆的长度无需严格等长匹配，保证了接收端时钟信号的同相位。

N个一级从时钟管理组件从主时钟管理组件获取一组时钟信号（CLK）+同步信号（SYNC），用于实现各个一级从时钟管理组件之间的同步，同时每个一级从时钟管理组件最多可支持14组时钟信号（CLK）+同步信号（SYNC），通过对每个一级从时钟管理组件进行相位延迟补偿来保证各组输出的时钟信号（CLK）+同步信号（SYNC）的相位对齐，使一级从时钟管理组件的14组信号线缆的长度无需严格等长匹配，保证了接收端时钟信号的同相位。

本实施例的主时钟管理组件+14个一级从时钟管理组件，最多可以实现14×14组时钟信号（CLK）+同步信号（SYNC）输出，假设相控阵雷达的每个T/R组件包含16个通道，则最多可支持14×14×16个T/R收发通道。还可以增加从时钟管理组件的级数（即增加M）来实现更大规模的需求。

如图6所示，每个时钟管理组件均包括主时钟管理芯片、多个从时钟管理芯片以及微控制器MCU；主时钟管理芯片通过时钟输出线和同步输出线与每个从时钟管理芯片连接，微控制器通过SPI接口与主时钟管理芯片、每个从时钟管理芯片连接；主时钟管理芯片与从时钟管理芯片之间的各时钟输出线、同步输出线的PCB走线等长；微控制器根据从时钟管理芯片与下一级时钟管理组件之间的时钟输出线或同步输出线的长度差确定需补偿的相位延迟，再根据需补偿的相位延迟对每个从时钟管理芯片的输出通道进行相位延迟补偿。

本实施例中，相位延迟补偿的具体实现过程为：

步骤1：以最长的时钟输出线或同步输出线为基准，计算出时钟管理组件的其他时钟输出线和同步输出线与该基准之间的长度差。由于到每个从时钟管理组件或T/R组件的同一组时钟信号和同步信号是相同的布线路径，因此同一组的时钟输出线和同步输出线为等长设计，因此最长的时钟输出线和最长的同步输出线的长度相同。其他时钟输出线和同步输出线是指除最长的一组时钟输出线和同步输出线之外的其他组时钟输出线和同步输出线。

示例性的，主时钟管理组件有14组时钟输出线（用于输出时钟信号）+同步输出线（用于输出同步信号），若第1组时钟输出线+同步输出线最长，则计算出主时钟管理组件的第2～14组时钟输出线+同步输出线与第1组之间的长度差。

由于每个时钟管理组件又包括主时钟管理芯片、多个从时钟管理芯片，因此，时钟管理组件的时钟输出线+同步输出线的组数等于所有从时钟管理芯片的时钟输出线+同步输出线的组数。

在单个时钟管理组件内部，主时钟管理芯片的同步输入端SYNC、时钟输入端CLKIN1/FIN和备份时钟输入端CLKIN3分别与不同的第一射频连接器SMA1连接，每个从时钟管理芯片的时钟输出端CLK和同步输出端SYNC分别与不同的第二射频连接器SMA2连接，第一射频连接器SMA1和第二射频连接器SMA2作为时钟管理组件的对外接口。主时钟管理芯片与从时钟管理芯片之间的各组时钟输出线+同步输出线的PCB走线等长，从时钟管理芯片与第二射频连接器SMA2之间的各组时钟输出线+同步输出线的PCB走线等长，因此时钟管理组件的每组时钟输出线+同步输出线的长度是指第二射频连接器SMA2到下一级时钟管理组件的第一射频连接器SMA1之间的长度。

由于时钟管理组件内部的每组时钟输出线+同步输出线的PCB走线等长布置，因此在时钟管理组件内部无需进行相位延迟补偿即可保证时钟信号的相位对齐。

步骤2：根据长度差确定时钟管理组件每个输出通道的初始相位延迟；其中每个输出通道对应一组时钟输出线+同步输出线。

根据长度差以及电信号在同轴电缆中的传输速度（约为20cm/ns，视线缆而定）可以得到每个输出通道的初始相位延迟。

步骤3：根据初始相位延迟对每个输出通道进行相位延迟补偿，然后使用高速示波器测量时钟管理组件的时钟输出信号与该时钟管理组件中最大的时钟输出信号之间的相位差，或时钟管理组件的同步输出信号与该时钟管理组件中最大的同步输出信号之间的相位差。

时钟管理芯片的寄存器存储有相位延迟参数，根据初始相位延迟修改寄存器的相位延迟参数，然后利用示波器测量时钟管理组件的时钟输出信号和同步输出信号，即测量从时钟管理芯片输出的各组时钟信号和同步信号。

步骤4：当所有时钟输出信号的相位未对齐时，根据相位差对对应的各初始相位延迟进行微调，在相位延迟补偿后重新测量时钟输出信号与最大的时钟输出信号之间的相位差、或同步输出信号与最大的同步输出信号之间的相位差，直到所有时钟输出信号的相位对齐，即得到各通道需补偿的相位延迟；

步骤5：由上位机通过RJ45接口将需补偿的相位延迟写入至微控制器MCU的Flash存储器中，作为上电开机的默认运行参数，微控制器MCU根据需补偿的相位延迟对时钟管理组件中的各时钟管理芯片的输出通道进行相位延迟补偿。

本实施例中，主时钟管理芯片和从时钟管理芯片选用的型号均为HMC7044，主时钟管理芯片分别从CLKIN1/FIN、SYNC引脚接收时钟管理组件外部的CLK和SYNC信号（仅从时钟管理组件的主时钟管理芯片需要外部输入SYNC信号），输出相位对齐（也可配置相位延迟参数产生所需的相位关系）的两对SYNC和CLK给到位于的从时钟管理芯片1和从时钟管理芯片2（由于SYNC和CLK来自同一时钟管理芯片，又无线缆长度上的差异，因此相位对齐）。因时钟管理组件内时钟输出线+同步输出线的PCB走线保持等长，故可保证在无需进行相位延迟补偿的情况下保证相位对齐。CLKIN3作为备份时钟输入接口，以在CLKIN1/FIN主时钟失效时继续为时钟管理组件提供源时钟。主时钟管理组件通过内部MCU（微控制器）的SPI指令控制其主时钟管理芯片产生SYNC同步信号，该SYNC同步信号作为整个时钟树系统的源头，实现对从级链路的同步。

为了使信号能在常规的50欧姆同轴线缆中传输，时钟管理组件对外均为单端信号，在输入端内部变压器将单端转换为差分信号以适配芯片接口，而输出端同样通过变压器将差分CML电平、差分时钟转换为单端信号。

相控阵雷达的T/R组件内也包含一个时钟管理芯片，其型号为HMC7044，该时钟管理芯片接收来自最后一级从时钟管理组件的CLK（10MHz）和SYNC同步信号，再由PLL+VCO重新综合产生T/R组件内ADC和DAC需要的采样时钟Fs，相位对齐的SYNC使各T/R组件内重新产生的采样时钟Fs也保持相位同步对齐，因此通过传输低频参考时钟避免了传输过程中信号幅度损失，以实现长距离传输，低频的参考时钟也扩大了同步触发时间窗口（此处为100ns），大大降低了定时的难度。

本发明的设计为有源再综合式的分布式时钟树架构，有源方式不会像无源功分网络一样产生分配损耗，例如1分16功分网络将产生12dB的功率损耗，即输出幅度只有输入的1/4。

图7示出了HMC7044的内部结构图，时钟管理芯片HMC7044包括第一锁相环PLL1、VCXO（即压控晶体振荡器）、第二锁相环PLL2（含VCO压控振荡器）以及时钟分配单元；第一锁相环PLL1通过极窄的环路带宽净化外部参考时钟的抖动，将干净的本地VCXO锁定至外部10MHz参考，得到净化后的本地时钟；第二锁相环PLL2将低噪声VCXO倍频至VCO频率（2~3GHz）；时钟分配单元用于对VCO的输出信号进行分配、分频、相位延迟，得到多个时钟输出信号。再综合方式是指输出时钟是以输入时钟为参考，在本地重新生成新的时钟频率的方式，不像图3、图4所示只是对输入时钟的复制，其相位噪声或时钟抖动主要取决于时钟管理芯片自身的性能，不会因为时钟管理芯片或时钟管理组件级联层数的增加而导致时钟相位噪声或抖动性能下降，也不需要在板间传输高频时钟，因为高频时钟信号在同轴线缆中的传输损耗会明显增加，导致接收端的幅度降低，影响分布式部署时级联组件间最远可用距离。而且，再综合方式使得时钟管理芯片或时钟管理组件的输出频率可以不同，具体包括同一个时钟管理组件内的不同通道间和不同时钟管理组件的通道之间。

示例性的，参考时钟源的频率为10MHz，通过时钟分发网络后可以输出1000MHz时钟，且时钟相位对齐，也可以同时输出10MHz和1000MHz。利用该特点，可以在时钟分发网络末端以前使用较低的频率（如10MHz）进行传输，仅在最末端的数字T/R组件内时钟管理芯片输出所需的高频时钟1000MHz，该高频时钟仅在PCB板内的芯片间短距离传输，损耗极小；这样可以降低数字T/R组件前的各级时钟对信号线缆的性能规格要求，且传输距离更远。

图3和图4的原理本质上都是将外部输入的源时钟信号复制多个分支后分别增加驱动器对外产生多个相同的信号通道，图4在图3的基础上为每个分支插入了分频器和可调延迟模块，使得每个分支信号通道具备独立设置分频系数和调整相位延迟，因为分频器会导致相位的不确定性，故此又引入了同步信号用于同步分频器输出相位。这些信号链路上的有源功能模块都会引入加性抖动，图3、图4中输入的时钟都会经过这些有源功能模块后再输出，因此每增加一级级联，都会叠加加性抖动。本发明图5、图6所示的设计方案中外部输入的参考时钟并不直接作为系统所需时钟进行分配输出，而是用于给PLL+VCO提供频率参考，各个时钟管理芯片输出的时钟（无论是中间级的10MHz参考时钟，还是数字T/R组件内生成的Fs时钟）实际都是VCO产生的本地频率源经过分频后的输出，同时双环PLL结构中PLL1通过极窄的环路带宽（数十Hz）可清除参考时钟的抖动，这样即使参考时钟在经过线缆长距离传输时引入了一些干扰和杂散，也不会对新综合产生出时钟性能产生影响，不会因为多级级联产生加性抖动积累，每一级时钟管理芯片输出时钟的抖动性能是相等的，而图3、图4所示会逐级递减。在使用了本方案的某项目中，一共经过了5级时钟管理芯片，实测抖动性能无明显差异。

对于传输线缆，其幅频特性总体上呈低通特性，即信号频率越高，单位长度对信号的损耗越大，因此传输的信号频率越高，信号衰减越严重，在输出同样幅度的条件下，可传输的距离越短。例如本发明使用的低成本同轴线缆，其标称适用于6GHz以内频率，长度3米，其在10MHz处的损耗约为0.1dB，1.2GHz处为2.0dB，6GHz时达到4.6dB，后两者的损耗比10MHz时大了一个数量级，在允许信号损耗4.6dB的情况下，6GHz时钟信号可以传输3米，1.2GHz信号可以传输6.9米（3米×4.6dB/2.0dB），而10MHz信号则可以传输138米（3米×4.6dB/0.1dB）。

对于同步脉冲信号，其时域波形为矩形脉冲，其频谱包含无穷多条谱线，随着频率的增高，谱线幅度变化的总趋势呈收敛状，而矩形脉冲的陡峭的上下边沿是由频谱中的高频部分来表达，同步过程由同步信号对应的时钟域时钟采样同步信号的上升沿后，对时钟管理芯片内分配单元的分频器进行复位实现输出相位对齐，由于线缆的低通效应，高频部分衰减更大，从而导致矩形脉冲经过线缆后边沿变缓，上升时间增加（理想矩形脉冲上升时间为0），当上升时间大小达到采样时钟的周期时，将必然有一个采样时刻会在上升沿过程中，因没有足够的建立和保持时间而出现不确定状态（亚稳态），导致各时钟管理芯片无法在同一时刻同步相位，相位对齐失败。例如，对于图4中的方案，若Fs=1000MHz，同步脉冲经过3米线缆传输后上升沿需要小于1ns，这是极难实现的，实际工程中还需要考虑足够的安全余量，要求会更高，因此该方案较适合PCB板内多芯片间传输的场景。本发明图5所示的方案中，数字T/R组件之前的时钟信号均为10MHz，能够容许的理论同步触发窗口为100ns，这在绝大多数应用场景中都容易达到。

以上所揭露的仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或变型，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种可扩展同步时钟树系统，其特征在于，应用于相控阵雷达，所述时钟树系统包括参考时钟产生单元、主时钟管理组件、多个一级从时钟管理组件、……、多个M级从时钟管理组件；所述参考时钟产生单元与所述主时钟管理组件连接，所述主时钟管理组件通过时钟输出线和同步输出线与每个所述一级从时钟管理组件连接，依此类推，M-1级从时钟管理组件通过时钟输出线和同步输出线与M级从时钟管理组件连接，所述M级从时钟管理组件通过时钟输出线和同步输出线与相控阵雷达的对应T/R组件内的时钟管理芯片连接，其中M≥1；

根据每个时钟管理组件的所有时钟输出线或同步输出线的长度差确定需补偿的相位延迟，根据需补偿的相位延迟对对应的时钟管理组件的输出通道进行相位延迟补偿，实现所有时钟输出信号和所有同步输出信号的相位对齐；其中，时钟管理组件是指主时钟管理组件、一级从时钟管理组件、……、M级从时钟管理组件，每个输出通道对应一时钟输出线和一同步输出线，且同一输出通道的时钟输出线和同步输出线等长。

2.根据权利要求1所述的可扩展同步时钟树系统，其特征在于：每个所述时钟管理组件均包括主时钟管理芯片、多个从时钟管理芯片以及微控制器；所述主时钟管理芯片通过时钟输出线和同步输出线与每个所述从时钟管理芯片连接，所述微控制器与所述主时钟管理芯片、每个从时钟管理芯片连接；所述主时钟管理芯片与从时钟管理芯片之间的各时钟输出线、同步输出线的PCB走线等长；

所述微控制器根据从时钟管理芯片与下一级时钟管理组件之间的时钟输出线或同步输出线的长度差确定需补偿的相位延迟，再根据需补偿的相位延迟对每个从时钟管理芯片的输出通道进行相位延迟补偿。

3.根据权利要求2所述的可扩展同步时钟树系统，其特征在于：所述从时钟管理芯片的数量为2~7个。

4.根据权利要求2所述的可扩展同步时钟树系统，其特征在于：所述主时钟管理芯片和从时钟管理芯片均包括第一锁相环、第二锁相环以及时钟分配单元；所述第一锁相环通过20~500Hz的环路带宽净化外部参考时钟的抖动，得到净化后的本地时钟；所述第二锁相环对净化后的本地时钟进行倍频，生成VCO时钟输出信号；所述时钟分配单元用于对VCO时钟输出信号进行分配、分频、相位延迟，得到多个时钟输出信号。

5.根据权利要求2所述的可扩展同步时钟树系统，其特征在于：所述主时钟管理芯片和从时钟管理芯片选用的型号均为HMC7044。

6.根据权利要求2所述的可扩展同步时钟树系统，其特征在于：所述微控制器通过SPI接口与主时钟管理芯片、每个从时钟管理芯片连接。

7.根据权利要求2所述的可扩展同步时钟树系统，其特征在于：所述主时钟管理芯片的同步输入端、时钟输入端和备份时钟输入端分别与不同的第一射频连接器连接，每个所述从时钟管理芯片的时钟输出端和同步输出端分别与不同的第二射频连接器连接，所述第一射频连接器和第二射频连接器作为所述时钟管理组件的对外接口。

8.根据权利要求2~7中任一项所述的可扩展同步时钟树系统，其特征在于：所述时钟管理组件还包括RJ45接口，所述RJ45接口与所述微控制器连接。

9.根据权利要求1所述的可扩展同步时钟树系统，其特征在于：根据每个时钟管理组件的所有时钟输出线或同步输出线的长度差确定需补偿的相位延迟，具体包括：

以最长的时钟输出线或同步输出线为基准，计算出所述时钟管理组件的其他时钟输出线和同步输出线与该基准之间的长度差；

根据所述长度差确定所述时钟管理组件每个输出通道的初始相位延迟；其中，单位长度对应的时间差通过矢量网络分析仪测量得到；

根据所述初始相位延迟对每个输出通道进行相位延迟补偿，然后使用高速示波器测量所述时钟管理组件的时钟输出信号与最大的时钟输出信号之间的相位差，或同步输出信号与最大的同步输出信号之间的相位差；

当所有时钟输出信号的相位未对齐时，根据所述相位差对对应的初始相位延迟进行微调，在相位延迟补偿后重新测量时钟输出信号与最大的时钟输出信号之间的相位差、或同步输出信号与最大的同步输出信号之间的相位差，直到所有时钟输出信号的相位对齐，即得到各通道需补偿的相位延迟。

10.一种相控阵雷达，其特征在于，所述相控阵雷达包括如权利要求1~9中任一项所述的可扩展同步时钟树系统。