JPH09148919A - クロックスキュー補正回路 - Google Patents
クロックスキュー補正回路Info
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- JPH09148919A JPH09148919A JP7303162A JP30316295A JPH09148919A JP H09148919 A JPH09148919 A JP H09148919A JP 7303162 A JP7303162 A JP 7303162A JP 30316295 A JP30316295 A JP 30316295A JP H09148919 A JPH09148919 A JP H09148919A
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- JP
- Japan
- Prior art keywords
- clock
- output
- delay
- phase
- variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】高いクロック周波数においてもブロック間のク
ロックスキューを低減して安定動作をさせるクロックス
キュー補正回路を実現する。 【解決手段】位相同期ループ内に第一の可変遅延手段を
可変周波数発振手段の次段に位置するように挿入し、基
準クロックと該可変遅延手段の出力を位相同期させる。
該可変周波数発振手段の出力を外部ブロックのクロック
入力端子に接続し、配線の往路と等しい遅延の帰路を設
けて第二の位相比較手段に入力する。第一の可変遅延手
段の次段にこれと等しい特性の第二の可変遅延手段を接
続しこれの出力を前記第二の位相比較手段のもう一方の
入力とし、フィルタを通して両遅延手段の遅延時間を制
御する。 【効果】単一および複数の外部ブロックのクロック入力
位相をクロック配線の長短とは無関係に第一のクロック
入力信号の位相と等しくすることができる。
ロックスキューを低減して安定動作をさせるクロックス
キュー補正回路を実現する。 【解決手段】位相同期ループ内に第一の可変遅延手段を
可変周波数発振手段の次段に位置するように挿入し、基
準クロックと該可変遅延手段の出力を位相同期させる。
該可変周波数発振手段の出力を外部ブロックのクロック
入力端子に接続し、配線の往路と等しい遅延の帰路を設
けて第二の位相比較手段に入力する。第一の可変遅延手
段の次段にこれと等しい特性の第二の可変遅延手段を接
続しこれの出力を前記第二の位相比較手段のもう一方の
入力とし、フィルタを通して両遅延手段の遅延時間を制
御する。 【効果】単一および複数の外部ブロックのクロック入力
位相をクロック配線の長短とは無関係に第一のクロック
入力信号の位相と等しくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明はクロックスキュー補
正回路に関するものである。
正回路に関するものである。
【０００２】
【従来の技術】従来のクロック回路は図３に示されるよ
うにクロック入力端子にクロックを入力し、出力駆動能
力の高いクロックバッファを通して全回路ブロックに供
給していた。なお、図３は回路ブロックが３個の場合を
例示しているに過ぎない。
うにクロック入力端子にクロックを入力し、出力駆動能
力の高いクロックバッファを通して全回路ブロックに供
給していた。なお、図３は回路ブロックが３個の場合を
例示しているに過ぎない。
【０００３】
【発明が解決しようとする課題】従来のようにクロック
周波数がクロックバッファや配線による遅延時間に対し
てこれをほぼ無視できる程度に比較的低い場合は特に問
題とならなかったが、近年のクロック周波数の高周波数
化と共に、前記遅延時間がクロック周期に対して無視で
きる値ではなくなりつつあり、クロック入力端子から見
て近いブロックと遠いブロック間でのクロックスキュー
の増大が誤動作の原因となってきている。
周波数がクロックバッファや配線による遅延時間に対し
てこれをほぼ無視できる程度に比較的低い場合は特に問
題とならなかったが、近年のクロック周波数の高周波数
化と共に、前記遅延時間がクロック周期に対して無視で
きる値ではなくなりつつあり、クロック入力端子から見
て近いブロックと遠いブロック間でのクロックスキュー
の増大が誤動作の原因となってきている。
【０００４】そこで、本発明はクロック入力端子からの
遠近とは無関係にクロック入力端子のクロック位相と等
しい位相のクロックを各ブロックのクロック入力端子に
供給することによって、ブロック間のクロックスキュー
をなくして誤動作を回避するクロックスキュー補正回路
を実現するものである。
遠近とは無関係にクロック入力端子のクロック位相と等
しい位相のクロックを各ブロックのクロック入力端子に
供給することによって、ブロック間のクロックスキュー
をなくして誤動作を回避するクロックスキュー補正回路
を実現するものである。
【０００５】
【課題を解決するための手段】第一の位相比較手段の出
力を入力としてフィルタリングを行う第一のフィルタ手
段と該フィルタ手段の出力を入力として発振周波数が制
御される可変周波数発振手段と、該可変周波数発振手段
の出力を入力としてこれに時間的遅延を与えて出力する
第一の可変遅延手段と、前記第一の可変遅延手段の出力
を入力としてこれに前記第一の可変遅延手段と等しい遅
延を与えて出力する第二の可変遅延手段を具備し、第一
のクロック入力信号と前記第一の可変遅延手段の出力を
前記第一の位相比較手段の入力とし、前記第二の可変遅
延手段の出力と第二のクロック入力信号を入力とする第
二の位相比較手段と前記第二の位相比較手段の出力を入
力としてフィルタリングを行う第二のフィルタ手段を具
備し、前記第二のフィルタ手段の出力が前記第一および
第二の可変遅延手段の遅延時間制御入力に入力される。
力を入力としてフィルタリングを行う第一のフィルタ手
段と該フィルタ手段の出力を入力として発振周波数が制
御される可変周波数発振手段と、該可変周波数発振手段
の出力を入力としてこれに時間的遅延を与えて出力する
第一の可変遅延手段と、前記第一の可変遅延手段の出力
を入力としてこれに前記第一の可変遅延手段と等しい遅
延を与えて出力する第二の可変遅延手段を具備し、第一
のクロック入力信号と前記第一の可変遅延手段の出力を
前記第一の位相比較手段の入力とし、前記第二の可変遅
延手段の出力と第二のクロック入力信号を入力とする第
二の位相比較手段と前記第二の位相比較手段の出力を入
力としてフィルタリングを行う第二のフィルタ手段を具
備し、前記第二のフィルタ手段の出力が前記第一および
第二の可変遅延手段の遅延時間制御入力に入力される。
【０００６】該可変周波数発振手段の出力をクロック出
力端子として外部でクロックを必要とする回路のクロッ
ク入力端子に接続した後、クロック供給側とは異なる配
線経路を経て前記第二のクロック入力信号端子に接続
し、該クロック出力端子から外部のクロックを必要とす
る回路のクロック入力端子までの配線による遅延時間
と、該クロック入力端子から前記第二ののクロック入力
信号端子までの遅延時間が等しくなるように配線したこ
とを特徴とする。
力端子として外部でクロックを必要とする回路のクロッ
ク入力端子に接続した後、クロック供給側とは異なる配
線経路を経て前記第二のクロック入力信号端子に接続
し、該クロック出力端子から外部のクロックを必要とす
る回路のクロック入力端子までの配線による遅延時間
と、該クロック入力端子から前記第二ののクロック入力
信号端子までの遅延時間が等しくなるように配線したこ
とを特徴とする。
【０００７】また、外部でクロックを必要とする回路ブ
ロックが複数個ある場合は、クロックスキュー補正回路
の数を該回路ブロックの数と等しい数用意し、本クロッ
クスキュー補正回路と該回路ブロックを一対で動作させ
ることを特徴とする。
ロックが複数個ある場合は、クロックスキュー補正回路
の数を該回路ブロックの数と等しい数用意し、本クロッ
クスキュー補正回路と該回路ブロックを一対で動作させ
ることを特徴とする。
【０００８】
【発明の実施の形態】図１に本発明のクロックスキュー
補正回路を用いたクロックスキュー補正の一実施例を示
す。１９が本発明のクロックスキュー補正回路である。
１は第一のクロック入力信号端子であり、外部よりの基
準クロックを入力する。２は第一の位相比較手段であ
り、６の可変遅延手段の出力７と１のクロック信号の位
相比較を行って位相進み信号あるいは位相遅れ信号を次
段の３のフィルタ手段へ出力する。３のフィルタ手段を
例えば低域通過フィルタで構成した場合は３の出力の高
周波成分がカットされた直流電圧が次段の４の可変周波
数発振手段の発振周波数制御入力に入力される。４が例
えば電圧制御型発振回路で構成された場合は前記３のフ
ィルタ手段の出力である直流電圧に比例した周波数が４
の出力端子である５に出力される。４の可変周波数発振
回路の出力は６の可変遅延手段に入力され、１４の遅延
制御入力によって決まるある遅延時間だけ遅延処理され
た後、前述の通り２の位相比較手段の入力へ帰還され
る。７の位相が１の位相よりも進んでいる場合は２の位
相比較手段は位相遅れ信号を出力しこれを受けたフィル
タ手段３は４の可変周波数発振手段の発振周波数を下げ
る方向へ出力電圧を変化させる。７の位相が１の位相よ
り遅れている場合は４の発振周波数を上げる方向へ出力
電圧を変化させる。以上の説明から分かるように２，
３，４，６は１のクロック入力信号に対する位相同期回
路を形成しており、この位相同期ループが同期安定状態
に到達後は１のクロック入力信号の位相と６の可変遅延
手段の出力７の位相は一致状態となる。以下該位相同期
ループは同期安定状態にあるものとし、２の位相比較手
段の両入力信号の位相はともに位相φ0で安定している
ものとする。
補正回路を用いたクロックスキュー補正の一実施例を示
す。１９が本発明のクロックスキュー補正回路である。
１は第一のクロック入力信号端子であり、外部よりの基
準クロックを入力する。２は第一の位相比較手段であ
り、６の可変遅延手段の出力７と１のクロック信号の位
相比較を行って位相進み信号あるいは位相遅れ信号を次
段の３のフィルタ手段へ出力する。３のフィルタ手段を
例えば低域通過フィルタで構成した場合は３の出力の高
周波成分がカットされた直流電圧が次段の４の可変周波
数発振手段の発振周波数制御入力に入力される。４が例
えば電圧制御型発振回路で構成された場合は前記３のフ
ィルタ手段の出力である直流電圧に比例した周波数が４
の出力端子である５に出力される。４の可変周波数発振
回路の出力は６の可変遅延手段に入力され、１４の遅延
制御入力によって決まるある遅延時間だけ遅延処理され
た後、前述の通り２の位相比較手段の入力へ帰還され
る。７の位相が１の位相よりも進んでいる場合は２の位
相比較手段は位相遅れ信号を出力しこれを受けたフィル
タ手段３は４の可変周波数発振手段の発振周波数を下げ
る方向へ出力電圧を変化させる。７の位相が１の位相よ
り遅れている場合は４の発振周波数を上げる方向へ出力
電圧を変化させる。以上の説明から分かるように２，
３，４，６は１のクロック入力信号に対する位相同期回
路を形成しており、この位相同期ループが同期安定状態
に到達後は１のクロック入力信号の位相と６の可変遅延
手段の出力７の位相は一致状態となる。以下該位相同期
ループは同期安定状態にあるものとし、２の位相比較手
段の両入力信号の位相はともに位相φ0で安定している
ものとする。
【０００９】次に、６の第一の可変遅延手段の出力７は
次段の第二の可変遅延手段８に入力され、１５の遅延制
御入力によって決まる遅延時間分遅延処理されて次段の
１１の第二の位相比較手段に入力される。１１の位相比
較手段はもう一方の入力信号である第二のクロック入力
信号１０と８の可変遅延手段の出力である９の位相を比
較して、位相進み信号あるいは位相遅れ信号を次段の１
２の第二のフィルタ手段へ出力する。１２のフィルタ手
段を低域通過フィルタで構成した場合は１１の出力の高
周波成分がカットされた直流電圧が１２のフィルタ手段
の出力端子１３へ出力される。１２のフィルタ手段の出
力端子１３は前記６および８の可変遅延手段の遅延制御
入力端子である１４および１５に接続されている。ここ
で６と８の可変遅延手段の遅延制御入力に対する遅延時
間は相等しいものとし、この遅延時間をｔｄ´とおく
と、４の可変周波数発振手段の出力５の位相φ1 は６の
可変遅延手段の出力７の位相よりもｔｄ´だけ進んでい
るので、 φ1 ＝ φ0−ｔｄ´ ・・・（１） となる。
次段の第二の可変遅延手段８に入力され、１５の遅延制
御入力によって決まる遅延時間分遅延処理されて次段の
１１の第二の位相比較手段に入力される。１１の位相比
較手段はもう一方の入力信号である第二のクロック入力
信号１０と８の可変遅延手段の出力である９の位相を比
較して、位相進み信号あるいは位相遅れ信号を次段の１
２の第二のフィルタ手段へ出力する。１２のフィルタ手
段を低域通過フィルタで構成した場合は１１の出力の高
周波成分がカットされた直流電圧が１２のフィルタ手段
の出力端子１３へ出力される。１２のフィルタ手段の出
力端子１３は前記６および８の可変遅延手段の遅延制御
入力端子である１４および１５に接続されている。ここ
で６と８の可変遅延手段の遅延制御入力に対する遅延時
間は相等しいものとし、この遅延時間をｔｄ´とおく
と、４の可変周波数発振手段の出力５の位相φ1 は６の
可変遅延手段の出力７の位相よりもｔｄ´だけ進んでい
るので、 φ1 ＝ φ0−ｔｄ´ ・・・（１） となる。
【００１０】４の可変周波数発振手段の出力は本クロッ
クスキュー補正回路の出力として外部ブロック１６のク
ロック入力端子１７に接続されている。４の可変周波数
発振手段の出力端子５から外部ブロックのクロック入力
端子１７までの配線による遅延時間をｔｄとおくと１７
の位相φ2は５の位相φ1よりｔｄだけ遅れているので、 φ2 ＝ φ1＋ｔｄ ＝ φ0−ｔｄ´＋ｔｄ ・・・（２） となる。
クスキュー補正回路の出力として外部ブロック１６のク
ロック入力端子１７に接続されている。４の可変周波数
発振手段の出力端子５から外部ブロックのクロック入力
端子１７までの配線による遅延時間をｔｄとおくと１７
の位相φ2は５の位相φ1よりｔｄだけ遅れているので、 φ2 ＝ φ1＋ｔｄ ＝ φ0−ｔｄ´＋ｔｄ ・・・（２） となる。
【００１１】外部ブロック１６のクロック入力端子１７
からは４の可変周波数発振手段の出力端子５からの配線
とは独立した配線で第二のクロック入力端子１０に接続
されている。ここで、５から１７までの配線遅延と、１
７から１０までの配線遅延が等しくなるように配線する
ことが重要である。これは例えば両者の配線の平行を保
ったまま配線の引き回しを行うことで容易に実現する。
からは４の可変周波数発振手段の出力端子５からの配線
とは独立した配線で第二のクロック入力端子１０に接続
されている。ここで、５から１７までの配線遅延と、１
７から１０までの配線遅延が等しくなるように配線する
ことが重要である。これは例えば両者の配線の平行を保
ったまま配線の引き回しを行うことで容易に実現する。
【００１２】第二のクロック入力信号端子１０の位相φ
3は,前述の通り１７から１０までの配線遅延が５から１
７までの配線遅延と等しくｔｄであるので、 φ3 ＝ φ2 ＋ｔｄ ＝ φ0−ｔｄ´＋２ｔｄ ・・・（３） となる。
3は,前述の通り１７から１０までの配線遅延が５から１
７までの配線遅延と等しくｔｄであるので、 φ3 ＝ φ2 ＋ｔｄ ＝ φ0−ｔｄ´＋２ｔｄ ・・・（３） となる。
【００１３】１１の位相比較手段のもう一方の入力端子
には８の可変遅延手段の出力９が入力されており、９の
位相φ4は７の位相φ0よりｔｄ´だけ遅れているので、 φ4 ＝ φ0 ＋ｔｄ´ ・・・（４） となる。
には８の可変遅延手段の出力９が入力されており、９の
位相φ4は７の位相φ0よりｔｄ´だけ遅れているので、 φ4 ＝ φ0 ＋ｔｄ´ ・・・（４） となる。
【００１４】位相比較手段１１は９および１０の位相を
比較して位相進み信号あるいは位相遅れ信号を出力し、
以下の条件が成立した時に進み遅れいずれの信号も出力
せずに次段の１２のフィルタ手段の出力１３がある一定
値を保持するように動作する。
比較して位相進み信号あるいは位相遅れ信号を出力し、
以下の条件が成立した時に進み遅れいずれの信号も出力
せずに次段の１２のフィルタ手段の出力１３がある一定
値を保持するように動作する。
【００１５】φ3 ＝ φ４ （３）および（４）式より、 φ0−ｔｄ´＋２ｔｄ ＝ φ0 ＋ｔｄ´ これを整理して、 ｔｄ´＝ ｔｄ ・・・（５） ここで、６および８の可変遅延手段の遅延時間が１４お
よび１５の遅延制御入力に対して負の比例係数をもって
比例するものとし、φ3がφ4よりも進んでいる場合は１
１の位相比較手段が位相遅れ信号を出力して１２のフィ
ルタ手段の出力１３を負方向へ引き下げ、φ3がφ4より
も遅れている場合は１１の位相比較手段が位相進み信号
を出力して１２のフィルタ手段の出力１３を正方向へ引
き上げるように動作するものとする。φ3がφ4よりも進
んでいる時は６および８の可変遅手段の遅延時間はフィ
ルタ出力１３によって現状より長くなるように補正さ
れ、φ3がφ4よりも遅れている時は６および８の可変遅
延手段の遅延時間が短くなるように補正される。
よび１５の遅延制御入力に対して負の比例係数をもって
比例するものとし、φ3がφ4よりも進んでいる場合は１
１の位相比較手段が位相遅れ信号を出力して１２のフィ
ルタ手段の出力１３を負方向へ引き下げ、φ3がφ4より
も遅れている場合は１１の位相比較手段が位相進み信号
を出力して１２のフィルタ手段の出力１３を正方向へ引
き上げるように動作するものとする。φ3がφ4よりも進
んでいる時は６および８の可変遅手段の遅延時間はフィ
ルタ出力１３によって現状より長くなるように補正さ
れ、φ3がφ4よりも遅れている時は６および８の可変遅
延手段の遅延時間が短くなるように補正される。
【００１６】したがって、１２のフィルタ手段の出力１
３は前式（５）が成立した状態で安定し、この時の１７
の位相φ2 は（５）式を（２）式に代入して、 φ2 ＝ φ0 ・・・（６） となる。
３は前式（５）が成立した状態で安定し、この時の１７
の位相φ2 は（５）式を（２）式に代入して、 φ2 ＝ φ0 ・・・（６） となる。
【００１７】（６）式より外部ブロック１６の入力端子
にはクロック配線長とは無関係に１のクロック入力信号
と同位相のクロックが入力されることが分かる。
にはクロック配線長とは無関係に１のクロック入力信号
と同位相のクロックが入力されることが分かる。
【００１８】図２は本発明のクロックスキュー補正回路
を２個用いて外部ブロック２個のクロック入力端子を駆
動した場合の構成例である。本発明のクロックスキュー
補正回路１個と外部ブロック１個が一対となるように構
成している。それぞれ一対となったクロック補正回路と
外部ブロック間をつなぐ一対のクロック配線の長さが各
構成対で異なっていても、それぞれのクロック配線長の
長短とは無関係に外部ブロックのクロック入力端子の位
相は等しくφ0となり、外部ブロック間のクロックスキ
ューは零となる。
を２個用いて外部ブロック２個のクロック入力端子を駆
動した場合の構成例である。本発明のクロックスキュー
補正回路１個と外部ブロック１個が一対となるように構
成している。それぞれ一対となったクロック補正回路と
外部ブロック間をつなぐ一対のクロック配線の長さが各
構成対で異なっていても、それぞれのクロック配線長の
長短とは無関係に外部ブロックのクロック入力端子の位
相は等しくφ0となり、外部ブロック間のクロックスキ
ューは零となる。
【００１９】なお、本実施例では本発明のクロックスキ
ュー補正回路と外部ブロックの組合せが一対と二対の場
合を示したが、クロックスキューを補正したい外部ブロ
ックの数と等しい数のクロックスキュー補正回路を用意
して三対以上の対を構成することも当然可能である。
ュー補正回路と外部ブロックの組合せが一対と二対の場
合を示したが、クロックスキューを補正したい外部ブロ
ックの数と等しい数のクロックスキュー補正回路を用意
して三対以上の対を構成することも当然可能である。
【００２０】
【発明の効果】以上述べたように本発明のクロックスキ
ュー補正回路によれば、従来技術と比較して単一および
複数の外部ブロックのクロック入力位相をクロック配線
の長短とは無関係に第一のクロック入力信号の位相と等
しくすることができ、したがってブロック間の入力クロ
ック位相も等しくすることができるので、クロックスキ
ューによる誤動作を完全に回避することができる。
ュー補正回路によれば、従来技術と比較して単一および
複数の外部ブロックのクロック入力位相をクロック配線
の長短とは無関係に第一のクロック入力信号の位相と等
しくすることができ、したがってブロック間の入力クロ
ック位相も等しくすることができるので、クロックスキ
ューによる誤動作を完全に回避することができる。
【００２１】さらに、従来技術と比較して同じクロック
配線長でもこれの配線遅延の影響を受けないため、動作
クロック周波数の上限を向上させる効果がある。
配線長でもこれの配線遅延の影響を受けないため、動作
クロック周波数の上限を向上させる効果がある。
【図１】本発明のクロックスキュー補正回路を用いたク
ロックスキュー補正の一実施例を示す図。
ロックスキュー補正の一実施例を示す図。
【図２】本発明のクロックスキュー補正回路を２個用い
た場合を示す図。
た場合を示す図。
【図３】従来のクロック回路を示す図。
１ 第一のクロック入力信号端子 ２ 第一の位相比較手段 ３ 第一のフィルタ手段 ４ 可変周波数発振手段 ５ ４の出力端子 ６ 第一の可変遅延手段 ７ ６の出力端子 ８ 第二の可変遅延手段 ９ ８の出力端子 １０ 第二のクロック入力信号端子 １１ 第二の位相比較手段 １２ 第一のフィルタ手段 １３ １２の出力端子 １４ ６の遅延時間制御入力端子 １５ ８の遅延時間制御入力端子 １６，２１ 外部ブロック １７ １６のクロック入力端子 １８ ４の発振周波数制御入力 １９，２０ 本発明のクロックスキュー補正回
路 ２２ ２０の可変周波数発振手段の出力 ２３ ２０の第二のクロック入力信号端
子 ２４，２５，２６ クロックバッファ ２７，２８，２９ 回路ブロック
路 ２２ ２０の可変周波数発振手段の出力 ２３ ２０の第二のクロック入力信号端
子 ２４，２５，２６ クロックバッファ ２７，２８，２９ 回路ブロック
Claims (4)
- 【請求項１】第一の位相比較手段の出力を入力としてフ
ィルタリングを行う第一のフィルタ手段と該フィルタ手
段の出力を入力として発振周波数が制御される可変周波
数発振手段と、該可変周波数発振手段の出力を入力とし
てこれに時間的遅延を与えて出力する第一の可変遅延手
段と、前記第一の可変遅延手段の出力を入力としてこれ
に前記第一の可変遅延手段と等しい遅延を与えて出力す
る第二の可変遅延手段を具備し、第一のクロック入力信
号と前記第一の可変遅延手段の出力を前記第一の位相比
較手段の入力とし、前記第二の可変遅延手段の出力と第
二のクロック入力信号を入力とする第二の位相比較手段
と前記第二の位相比較手段の出力を入力としてフィルタ
リングを行う第二のフィルタ手段を具備し、前記第二の
フィルタ手段の出力が前記第一および第二の可変遅延手
段の遅延時間制御入力に入力されることを特徴とするク
ロックスキュー補正回路。 - 【請求項２】請求項１記載のクロックスキュー補正回路
であって、該可変周波数発振手段の出力をクロック出力
端子として外部でクロックを必要とする回路のクロック
入力端子に接続した後、クロック供給側とは異なる配線
経路を経て前記第二のクロック入力信号端子に接続した
ことを特徴とするクロックスキュー補正回路。 - 【請求項３】請求項２記載のクロックスキュー補正回路
であって、該クロック出力端子から外部のクロックを必
要とする回路のクロック入力端子までの配線による遅延
時間と、該クロック入力端子から前記第二ののクロック
入力信号端子までの遅延時間が等しくなるように配線し
たことを特徴とするクロックスキュー補正回路。 - 【請求項４】請求項３記載のクロックスキュー補正回路
の数を外部でクロックを必要とする回路ブロックの数と
等しい数用意し、本クロックスキュー補正回路と該回路
ブロックを一対で動作させることを特徴としたクロック
スキュー補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316295A JP3433595B2 (ja) | 1995-11-21 | 1995-11-21 | クロックスキュー補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30316295A JP3433595B2 (ja) | 1995-11-21 | 1995-11-21 | クロックスキュー補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09148919A true JPH09148919A (ja) | 1997-06-06 |
| JP3433595B2 JP3433595B2 (ja) | 2003-08-04 |
Family
ID=17917637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30316295A Expired - Fee Related JP3433595B2 (ja) | 1995-11-21 | 1995-11-21 | クロックスキュー補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3433595B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116722946A (zh) * | 2023-08-08 | 2023-09-08 | 浙江宜通华盛科技有限公司 | 可扩展同步时钟树系统及相控阵雷达 |
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1995
- 1995-11-21 JP JP30316295A patent/JP3433595B2/ja not_active Expired - Fee Related
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| CN116722946A (zh) * | 2023-08-08 | 2023-09-08 | 浙江宜通华盛科技有限公司 | 可扩展同步时钟树系统及相控阵雷达 |
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