JP2970296B2 - データ多重化回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、データを多重化して
高速なデータを発生させるデータ多重化回路についての
ものであり、任意周波数に対応したデータ多重化回路に
ついてのものである。

【０００２】

【従来の技術】次に、従来技術によるデータ多重化回路
のブロック図を図４に示す。図４の１１はデータ発生回
路、４は多重回路、６は分周回路、８はリタイミング回
路、７と１５とは位相調整用の遅延素子である。

【０００３】分周回路６は、入力クロック端子２０より
クロック信号２０Ａを入力し、分周クロック信号６Ａを
発生する。分周クロック信号６Ａはデータ発生回路１１
に入力される。データ発生回路１１は、分周クロック信
号６Ａに同期したデータ信号１１Ａを発生する。

【０００４】遅延素子１５は、分周回路６の分周クロッ
ク信号６Ａを入力とし、遅延信号１５Ａを出力する。多
重回路４は、データ信号１１Ａと遅延信号１５Ａとを入
力し、この遅延信号１５Ａを同期クロック信号として多
重化を行う。すなわち、遅延信号１５Ａは、データ信号
１１Ａの位相に調整された多重クロック信号となり、多
重回路４で多重化データ信号１４Ａを発生させる。

【０００５】遅延素子７は、入力クロック端子２０から
入力するクロック信号２０Ａを遅延し、遅延信号７Ａを
出力する。リタイミング回路８は、データ信号１４Ａと
遅延信号７Ａとを入力する。遅延信号７Ａは、データ信
号１４Ａの位相に調整されたリタイミングクロックとな
り、データ信号１４Ａをリタイミングして出力端子２１
より多重化した信号を出力する。

【０００６】つぎに、図４の動作を図５のタイムチャー
トを参照して説明する。図５で、２０Ａは入力クロック
信号２０の波形であり、６Ａは分周回路６の出力波形で
ある。図５では、入力クロック信号２０は４分周されて
出力されている。分周回路６の出力６Ａは、入力クロッ
クより遅延時間Ｔ₁ だけ遅れて発生する。

【０００７】１１Ａはデータ発生回路１１より出力され
るデータ信号であり、分周回路６の出力６Ａがデータ発
生回路１１に入力してから遅延時間Ｔ₂ だけ遅れて発生
する。１５Ａは遅延素子１５の出力波形であり、出力６
Ａの波形より遅延時間Ｔ₇ だけ遅れて発生する。出力１
５Ａは、データ信号１１Ａに位相をあわせた多重クロッ
ク信号の波形であり、データ信号１１Ａのデータの中心
でクロックを発生するように調整されている。

【０００８】１４Ａは多重回路４の出力波形であり、多
重回路４の動作時間の分だけ遅延し、遅延時間Ｔ₅ だけ
遅れて発生する。７Ａは遅延素子７の出力波形であり、
クロック信号２０Ａの波形より遅延時間Ｔ₈ だけ遅延し
て発生する。この出力７Ａは、データ信号１４Ａに位相
をあわせたリタイミングクロックの波形である。

【０００９】

【発明が解決しようとする課題】しかし図４の構成で
は、多重回路４への多重クロック信号１５Ａは、遅延素
子１５によってデータ発生回路１１の遅延量Ｔ₂ と多重
回路４への入力余裕を考慮した時間Ｔ₇ 分遅らせる必要
がある。また、リタイミング回路８へのリタイミングク
ロック信号７Ａは、遅延素子７によって、分周回路６の
遅延量Ｔ₁ と多重回路４への分周クロック信号の遅延量
Ｔ₇ と多重回路４の遅延量Ｔ₅ とリタイミング回路８へ
の入力余裕を考慮した時間Ｔ₈ 分遅らせる必要がある。

【００１０】このように、多重度が上がるにしたがっ
て、データ発生回路内部の絶対遅延時間が増大し、それ
に合わせる多重クロック信号１５Ａ、リタイミングクロ
ック信号７Ａの絶対遅延時間量が増大する。

【００１１】この発明は、多重クロック信号とデータ信
号との位相関係を一定に保つようにデータ発生回路への
供給クロック信号の位相を制御することにより、遅延素
子の遅延量の少ないデータ多重化回路を提供することを
目的とする。

【００１２】

【課題を解決するための手段】この目的を達成するため
に、この発明では、入力クロック信号２０Ａを分周して
分周クロック信号６Ａを出力する分周回路６と、分周ク
ロック信号６Ａを入力してこの分周クロック信号６Ａに
同期したデータ信号１Ａを出力するデータ発生回路１
と、データ信号１Ａを入力し、分周クロック信号６Ａを
所定量遅延した遅延クロック信号を多重クロック信号と
してデータ信号１Ａの多重化を行う多重回路４とを具備
したデータ多重化回路において、データ発生回路１から
出力されるデータ信号１Ａの出力に合わせた参照信号１
Ｂと分周クロック信号６Ａとを入力し、両信号の位相差
を表わす信号２Ａを出力する位相比較回路２と、データ
発生回路１に入力される分周クロック信号６Ａの位相遅
延量を変化させる可変遅延回路５と、位相差を表わす信
号２Ａを入力し、これが多重回路４で多重可能な位相差
となるように可変遅延回路５を制御する制御信号３Ａを
出力するループフィルタ３とを設ける。

【００１３】

【作用】入力クロックは多重回路用分周回路６で分周さ
れ、多重回路４と位相比較回路２とに送られる。さらに
可変遅延回路５を通してデータ発生回路１に送られる。
データ発生回路１はデータを出力すると共に、このデー
タを多重化するために必要な位相を持つ参照信号を位相
比較回路２に送る。位相比較回路２は、参照信号と多重
クロックとの位相を比較し、その比較結果をループフィ
ルタ３に送る。ループフィルタ３は、位相ずれに応じた
制御信号を可変遅延回路５に送る。可変遅延回路５では
制御信号に応じてデータ発生回路に送られるクロックを
遅延させる。この結果、多重クロックと参照信号との位
相が一致し、多重回路に入力されるデータと多重クロッ
クとの位相関係が調整され多重可能となる。

【００１４】

【実施例】次にこの発明によるデータ多重化回路の実施
例の構成を図１に示す。図１の１はデータ発生回路、２
は位相比較回路、３はループフィルタ、５は可変遅延回
路である。図１で、多重回路４、多重回路用分周回路
６、遅延素子７およびリタイミング回路８は図４と同じ
である。図１では、位相比較回路、ループフィルタ３お
よび可変遅延回路５により、図４で示した遅延素子１５
を省略し、データ発生回路へのクロック供給回路が構成
されている。

【００１５】データ発生回路１は、データを多重化する
ために必要な位相を持つ参照信号１Ｂを発生させる。参
照信号１Ｂは、多重クロック信号６Ａと位相比較回路２
で比較され、その出力は、ループフィルタ３により、位
相差に応じた制御信号３Ａに変換され可変遅延回路５の
信号遅延量を変化させる。

【００１６】データ発生回路１、位相比較回路２、ルー
プフィルタ３、及び可変遅延回路５から構成されるフィ
ードバックループにより、多重クロック信号６Ａと参照
信号１Ｂの位相が一致するよう制御される。その結果、
データ発生回路１から出力されるデータ信号１Ａは、多
重回路４で多重クロック信号６Ａによりデータを多重化
するのに必要な位相関係となる。

【００１７】多重回路４で多重クロック信号６Ａにより
多重化されたデータ信号４Ａは、データ発生回路１の絶
対遅延時間の影響を考慮する必要がなくなるため、リタ
イミング回路８に入力されるリタイミングクロック信号
７Ａの位相調整用遅延素子７の遅延量としては、分周回
路６と多重回路４の遅延量でよい。したがって、多重ク
ロック信号６Ａとリタイミングクロック７Ａは、データ
発生回路の位相と絶対的にあっている必要はなく、任意
の周波数においても多重化することができる。

【００１８】図１の可変遅延回路５の制御信号３Ａと可
変遅延量との関係を図２により説明する。可変遅延回路
５では制御信号３Ａにより連続的にその遅延量がクロッ
ク１周期分の時間だけ変化するため、多重クロック信号
６Ａから制御信号３Ａにより連続的に遅延量が変化する
データ発生回路用入力クロック信号５Ａを発生する事が
できる。

【００１９】次に、図１のタイムチャートを図３に示
す。図３において、クロック信号２０ＡのパルスＰ₁ か
らパルスＰ₂ の間は、可変遅延回路５への制御信号３Ａ
を接続しないで位相が制御されていない状態を示し、パ
ルスＰ₂ からは位相が制御された状態の波形図をあらわ
す。

【００２０】図３で、２０Ａは入力クロック信号の波
形、６Ａはデータ多重回路用分周回路６より出力される
分周クロック信号の波形である。多重クロック信号６Ａ
は分周回路６の遅延分であるＴ_d1遅れで発生する。

【００２１】１Ａはデータ発生回路１の出力データ信号
の波形、１Ｂはデータ発生回路１の参照信号の波形であ
る。データ信号１Ａはデータ発生回路１の遅延分である
Ｔ_d2遅れて発生する。参照信号１Ｂは、データ信号１Ａ
が多重化されるために必要な位相を持って発生される。

【００２２】３Ａは位相比較回路２の位相差に応じたル
ープフィルタ３の出力波形であり、５Ａは可変遅延回路
の出力信号で、制御信号３Ａにより遅延量が制御された
データ発生回路用入力クロック波形である。

【００２３】パルスＰ₁ からパルスＰ₂ の位相が制御さ
れていない状態の間では、可変遅延回路５の遅延量はＴ
_d3となっている。そして多重クロック信号６Ａと参照信
号１Ｂとの位相比較の結果、参照信号１Ｂの位相が進ん
でいるため、ループフィルタ３の出力である制御信号３
Ａは、可変遅延回路５の遅延量を増加させるように動作
している。

【００２４】パルスＰ₂ 以降は、位相が制御され可変遅
延回路５の遅延量がＴ_d4と増加することにより、多重ク
ロック信号６Ａと参照信号１Ｂの位相が一致している。
したがって、多重クロック信号６Ａでデータ信号１Ａを
多重化することができる。

【００２５】また、４Ａは多重回路４の出力波形、７Ａ
はリタイミングクロックの波形である。４Ａは多重回路
４の遅延分Ｔ_d5遅れて発生する。リタイミングクロック
信号７Ａは、多重回路４の出力４Ａにだけ位相があって
いればよく、遅延量Ｔ_d6は多重用分周回路６の遅延Ｔ_d1
と多重回路４の遅延Ｔ_d5の和となる。

【００２６】

【発明の効果】この発明によれば、多重クロック信号６
Ａに対してデータ発生回路１の参照信号１Ｂが位相制御
され、その結果、多重回路４で多重化が可能なようにデ
ータ発生回路１のデータ１Ａが位相制御されるので、遅
延時間Ｔ_d2の分を遅延させる必要がない。また、多重ク
ロック信号６Ａに対して位相の決定するリタイミングク
ロック信号７ＡもＴ_d2の遅延分がなくなるため、多重回
路４の遅延時間Ｔ_d5と分周回路６の遅延時間Ｔ_d1の分だ
け遅延させればよく、任意の遅延量のデータ発生回路に
対応し、任意の周波数での多重化も可能になる。

【図面の簡単な説明】

【図１】この発明によるデータ多重化回路の実施例を示
す機能ブロック図である。

【図２】図１の可変遅延回路５の可変遅延量の特性図で
ある。

【図３】図１のタイムチャートである。

【図４】従来のデータ多重化回路の構成図である。

【図５】図４のタイムチャートである。

【符号の説明】

１ データ発生回路 ２ 位相比較回路 ３ ループフィルタ ４ 多重回路 ５ 可変遅延回路 ６ 分周回路 ７ 遅延素子 ８ リタイミング回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 入力クロック信号(20A) を分周して分周
   クロック信号(6A)を出力する分周回路(6) と、分周クロ
   ック信号(6A)を入力してこの分周クロック信号(6A)に同
   期したデータ信号(1A)を出力するデータ発生回路(1)
   と、データ信号(1A)を入力し、分周クロック信号(6A)を
   所定量遅延した遅延クロック信号を多重クロック信号と
   してデータ信号(1A)の多重化を行う多重回路(4) とを備
   えるデータ多重化回路において、 データ発生回路(1) から出力されるデータ信号(1A)の出
   力に合わせた参照信号(1B)と分周クロック信号(6A)とを
   入力し、両信号の位相差を表わす信号(2A)を出力する位
   相比較回路(2) と、 データ発生回路(1) に入力される分周クロック信号(6A)
   の位相遅延量を変化させる可変遅延回路(5) と、 位相差を表わす信号(2A)を入力し、これが多重回路(4)
   で多重可能な位相差となるように可変遅延回路(5) を制
   御する制御信号(3A)を出力するループフィルタ(3) を備
   える事を特徴とするデータ多重化回路。