JPH01175427A - ビット同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅ
ｒｏ　）信号によりクロック成分を抽出するビット同期
回路に関する。

従来の技術 第４図は、従来のビット同期回路を示し、３１は、ＮＲ
Ｚ信号の入力端子、３２は、とのＮＲＺ信号を微分して
ＮＲＺ信号の立ち上がりエツジと立ち下がりエツジでそ
れぞれパルスを発生ずるエツジ微分回路、３３は、複数
段のフリップフロップ等より構成され、エツジ微分回路
３２からのノくルスと後述するＤフリップフロップ３７
からのアンプ指令又はダウン指令によりアップキャリー
３５又はダウンキャリー３６を出力するアップダウンカ
ウンタであり、このアップダウンカウンタ３３の段数り
は、入力端子３４から設定される。

尚、アップダウンカウンタ３３は、Ｌ＋１段目のフリッ
プフロップの出力が「１」のときにアップキヤリ−３５
を出力し、全てのフリップフロップの出力が「０」のと
きにダウンキャリー３６を出力するように構成されてい
る。

３８ば、基準クロック信号（周波数ｆｏ）の入力端子、
３７は、この基準クロック信号に同期して後述する分周
回路４０からの再生クロック信号をラッチし、両信号の
位相を比較するＤフリップフロップ（Ｄ−ＦＦ）、３９
は、アップダウンカウンタ３３からのアップキャリー３
５又はダウンキャリー３６が入力する毎に、基準分周数
ｎを所定の分周数差Δｎで増減して基準クロック信号を
分周する可変分周回路、４０は、可変分周回路３９によ
り分周された信号を固定の分周数ｍにより分周し、再生
クロック信号（周波数ｆＴ）を出力端子４１とＤフリッ
プフロップ３７のＤ端子に出力する分周回路である。

次に、上記従来例の動作を説明する。

第４図において、可変分周回路３９は、アップダウンカ
ウンタ３３が補正指令を出力しない場合には、基準クロ
ック信号を１．／ｎに分周し、分周回路４０はこの分周
された信号を固定の比（１，／ｍ）で分周した再生クロ
ック信号を出力する。この場合、ＮＲＺ信号の伝送レー
トをｆＴとすると、この再生クロック信号の周波数ｆＴ
となる。

ここで、予め、分周回路４０の分周数ｍは、再生クロッ
クのパルス占有率が５０％になるように偶数に設定され
、寸だ、可変分周回路３９の分周数ｎば、ｎ−ｆｏ／ｍ
ｆＴ に設定され、アップダウンカウンタ３３は、端子３４を
介して設定された段数りに応じてその初期値２Ｌになる
ように設定される。

Ｄフリップフロップ３７は、基準クロック信号の位相と
分周回路４０からの再生クロック信号の位相を比較し、
例えば基準クロック信号の位相が伝送りロックのそれよ
り遅れている場合にはアップダウンカウンタ３３をアッ
プカウントモードに設定し、しだがって、アップダウン
カウンタ３３がアップキャリー３５を出力する毎に可変
分周回路３９が分周数ｎを所定の分周数差Δｎで増加し
、基準クロック信号の位相と再生クロック信号の位相を
一致させる。

まだ、基準クロック信号の位相が伝送りロック５　　′
−−−ニー のそれより進んでいる場合にはアップダウンカウンタ３
３をダウンカウントモードに設定し、したがって、アッ
プダウンカウンタ３３がダウンキャリー３６を出力する
毎に可変分周回路３９が分周数ｎを所定の分周数差Δ１
１で減少し、基準クロック信号の位相と再生クロック信
号の位相を一致させる。

すなわち、上記従来例では、アップダウンカウンタ３３
の段数が多くなるにつれて補正頻度が減少して再生クロ
ックのジッタが減少するが、回路の立ち上がり特性が悪
化する。

他方、アップダウンカウンタ３３の段数が少なくなるに
つれて補正頻度が増加して再生クロックのジッタが増加
するが、回路の立ち上がり特性が改善される。

しだがって、上記従来例では、ＮＲＺ信号の立ち上がり
時には、アップダウンカウンタ３３の段数りを少なく設
定することにより回路の立ち上がりを早くし、回路が立
ち上がるとアップダウンカウンタ３３の段数りを多く設
定することにより再生クロックのジッタを減少すること
ができる。

尚、アップダウンカウンタ３３の段数りを設定する信号
としては、ビット同期確立信号やフレーム同期確立信号
等が用いられる。

発明が解決しようとする問題点 しかしながら、上記従来のビット同期回路では、アップ
ダウンカウンタ３３の段数りを切り換えることにより再
生クロックの補正頻度を変えることができるが、１回の
切り換えにおける補正幅Δｎは一定であり、高安定性の
再生クロック信号を得ることができ々いという問題点が
ある。

本発明は上記問題点に鑑み、再生クロック信号のジッタ
を低減することができるとともに、高安定性の再生クロ
ックを得ることができるビット同期回路を提供すること
を目的とする。

問題点を解決するだめの手段 本発明は上記問題点を解決するだめに、立ち上がり時に
可変分周回路の分周数を比較的大きい分周数差で変更す
るように制御し、立ち上がり後に可変分周回路の分周数
を比較的小さい分周数差で変更するようにしだものであ
る。

７″−・ 作　　用 本発明は上記構成により、立ち上がり時には可変分周回
路の分周数を比較的大きい分周数差で変更するために早
い立ち上がり特性を実現することができ、立ち上がり後
には比較的小さい分周数差で変更するだめに、再生クロ
ック信号のジッタを低減することができ、壕だ、基準ク
ロック信号と再生クロック信号を安定してビット同期す
ることができる。

実施例 以下、図面を参照１〜で本発明の詳細な説明する。第１
図は、本発明に係るビット同期回路の一実施例を示すブ
ロック図、第２図は、第１図のビット同期回路の動作説
明図、第３図は、第１図のビット同期回路の主要信号を
示すタイミングチャートである。

第１図において、■は、第３図（ａ）に示すような伝送
りロックＣＬに同期して第３図（ｂ）に示すように伝送
されるＮＲＺ信号の入力端子、２は、このＮＲＺ信号を
微分してＮＲＺ信号の立ち上がりエツジと立ち下がりエ
ツジでそれぞれパルスを発生するエツジ微分回路、３ば
、複数段のフリップフロップ等より構成され、エツジ微
分回路２からのパルスと後述するＤフリップフロップ７
からのアップ指令又はダウン指令によりアップキャリー
５又はダウンキャリー６を出力するアップダウンカウン
タであシ、このアップダウンカウンタ３の段数りは、入
力端子４から設定される。

尚、アップダウンカウンタ３は、Ｌ＋１段目のフリップ
フロップの出力が「］」のときにアップキャリー５を出
力し、全てのクリップフロップの出力が「０」のときに
ダウンキャリー６を出力するように構成されている。

９は、端子８から入力する分周数の補正値Δｎｏ、Δｎ
、　　（Δｎｏ＜Δｎ＋）とアップダウンカウンタ３か
らのアップキャリー５又はダウンキャリー６により、後
述する可変分周回路１０の分周数ｎを切り替える分周数
切替回路である。

端子８からは第２図に示すように、回路の立ち上がり後
の高安定モードでは分周数ｎの比較的小９八−７ さい補正値±Δｎｏが入力し、回路の立ち上がり時の高
速モードでは分周数ｎの比較的大きい補正値±Δ１１．
が入力するように構成されている。

１２は、基準クロック信号（周波数ｆ。）の入力端子、
７は、この基準クロック信号に同期して後述する分周回
路１１からの信号をラッチし、両信号の位相を比較する
Ｄフリップフロップ（１）−ＦＦ　）　、１０は、分周
数切替回路により設定される分周数により、基準クロッ
ク信号を分周する可変分周回路、１１は、可変分周回路
１０により分周された信号を固定の分周数ｍにより分周
し、第３図（ｃ）（ｄ）に示すような再生クロック信号
（周波数ｆＴ）を出力端子１３とＤフリップフロップ７
のＤ端子に出力する分周回路である。尚、第３図（ｄ）
の波形は、第３図（ｃ）の波形の拡大図を示す。

次に、上記構成に係る実施例の動作を説明する。

可変分周回路１０は、分周数切替回路９からの補正指令
がない場合、端子１２からの基準クロック信号を１　／
　ｎに分周し、分周回路］１は、この信号を］、／ｍに
分周した再生クロック信号を出力する。

この場合、ＮＲＺ信号の伝送レートをｆＴとすると、こ
の再生クロック信号の周波数はｆＴとなる。

ここで、予め、分周回路１１の分周数ｍは、再生クロッ
クのパルス占有率が５０％になるように偶数に設定され
、また、可変分周回路１０の分周数ｎは、ｎ　＝　ｆｏ
／　ｍｆ　Ｔ に設定され、アップダウンカウンタ３３は、端子３４を
介して設定された段数りに応じてその初期値２Ｌになる
ように設定される。

Ｄフリップフロップ７は、基準クロック信号の位相と分
周回路１０からの再生クロック信号の位相を比較し、例
えば基準クロック信号の位相が伝送りロックのそれより
遅れている場合にはアップダウンカウンタ３をアップカ
ウントモードに設定し、したがって、アップダウンカウ
ンタ３がアップキャリー５を出力する。

分周数切替回路９は、端子８から高速モードの比較的大
きい補正値±Δｎ１　が入力し、アップダウンカウンタ
３からアップキャリー５が人力すると、アンプキャリー
５が入力する毎に可変分周回路１０１１　　・　・ の分周数ｎを比較的大きい補正値工〕＋Δｎ１に増加さ
せ、基準クロック信号の位相と再生クロック信号の位相
を一致させる。

寸だ、Ｄフリップフロップ７ば、基準クロック信号の位
相が伝送りロックのそれより進んでいる場合にはアップ
ダウンカウンタ３をダウンカウントモードに設定し、し
だがって、アップダウンカウンタ３がダウンキャリー６
を出力する。

分周数切替回路９は、端子８から高速モードの比較的大
きい補正値±Δｎ１が入力し、アップダウンカウンタ３
からダウンキャリー６が入力すると、ダウンキャリー６
が入力する毎に可変分周回路１００分周数ｎを比較的大
きい補正値ｌビΔｎ１　に減少させ、基準クロック信号
の位相と、第３図（ｄ）に示すように大きい補正幅で再
生クロック信号の位相を高速で一致させる。

この場合、すなわちＮＲＺ信号の立ち上がり時には、ビ
ット同期確立信号やフンーム同期確立信号等を端子４に
入力してアップダウンカウンタ３の段数りを少なく設定
し、アップダウンカウンタ３が出力するキャリー５．６
の頻度を多くすることにより、再生クロックのジッタが
増加するがビット同期を早く引き込むことができる。

他方、回路が立ち上がって、端子８から高安定モードの
比較的小さい補正値±Δｎｏが入力し、１だ、アップダ
ウンカウンタ３からアップキャリー５又はダウンキャリ
ー６が入力すると、分周数切替回路９はそれぞれ、キャ
リー５又は６が入力する毎に可変分周回路］０の分周数
ｎを比較的小さい補正値ｎ＋Δｎ、ｏ又はｎ−Δｎｏに
増減させ、基準クロック信号の位相と、第３図（ｄ）に
示すように小さい補正幅で再生クロック信号の位相を安
定して一致させる。

この場合、アップダウンカウンタ３３の段数りを多く設
定し、アップダウンカウンタ３が出力するキャリー５．
６の頻度を少なくすることにより再生クロック信号のジ
ッタを減少することができる。

したがって、上記実施例によれば、立ち上がり時には、
アップダウンカウンタ３の段数りを少なく設定すること
により可変分周回路］０の補正頻度１３　・　・ を多くするとともに、分周数切替回路９により分周数ｎ
の比較的大きい補正値±Δｎ１を設定することにより、
回路の立ち上がりを早くすることができ、他方、立ち上
がり後には、アップダウンカウンタ３の段数りを多く設
定することにより可変分周回路１０の補正頻度を少なく
するとともに、分周数切替回路９により分周数ｎの比較
的少ない補正値±Δｎｏを設定することにより、再生ク
ロック信号のシックを減少することができ、寸だ、安定
したビット同期を実現することができる。　　　　“尚
、上記実施例では、分周数の補正値を２つにした場合に
ついて説明したが、この補正値の数を増加する仁とによ
り、より緻密なビット同期を実現することができる。

発明の詳細 な説明したように、本発明は、立ち上がり時に可変分周
回路の分周数を比較的大きい分周数差で変更するように
制御し、立ち上がり後に可変分周回路の分周数を比較的
小さい分周数差で変更するようにしたので、立ち上がり
後には比較的小さい分周数差で変更するために、再生ク
ロックのジッタを低減することができ、才だ、基準クロ
ック信号と再生クロック信号を安定してビット同期する
ことができる。

【図面の簡単な説明】

第１図は、本発明に係るビット同期回路の一実施例を示
すブロック図、第２図は、第１図のビット同期回路の動
作説明図、第３図は、第１図のビット同期回路の主要信
号を示すタイミングチャート、第４図は、従来のビット
同期回路を示すブロック図である。 ２　エツジ微分回路、３　アップダウンカウンタ、９　
分周数切替回路、１０　　可変分周回路１１・・・分周
回路 代理人の氏名弁理士　中尾敏男（ほか１名）第２図 Ａｎｏ＜４７ｔ／ 第３図

Claims (2)

【特許請求の範囲】
1. （１）変更可能な分周波で基準クロック信号を分周する
   可変分周回路と、前記可変分周回路により分周された信
   号を所定の分周数で分周して再生クロック信号を出力す
   る回路と、この再生クロック信号と基準クロックの位相
   を比較し、位相差に応じて前記可変分周回路の分周数を
   制御する第１の制御回路と、立ち上がり時に前記第１の
   制御回路が前記可変分周回路の分周数を比較的大きい分
   周数差で変更するように制御し、立ち上がり後に前記第
   １の制御回路が前記可変分周回路の分周数を比較的小さ
   い分周数差で変更するように制御する第２の制御回路と
   を有するビット同期回路。
2. （２）前記第１の制御回路は、前記可変分周回路の分周
   数を、立ち上がり時には比較的多い頻度で制御し、立ち
   上がり後には比較的少ない頻度で制御することを特徴と
   する特許請求の範囲第１項記載のビット同期回路。