JPH01175427A - ビット同期回路 - Google Patents
ビット同期回路Info
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- JPH01175427A JPH01175427A JP62334441A JP33444187A JPH01175427A JP H01175427 A JPH01175427 A JP H01175427A JP 62334441 A JP62334441 A JP 62334441A JP 33444187 A JP33444187 A JP 33444187A JP H01175427 A JPH01175427 A JP H01175427A
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- frequency
- circuit
- clock signal
- frequency division
- division number
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- 230000000630 rising effect Effects 0.000 claims abstract description 8
- 230000007423 decrease Effects 0.000 abstract description 6
- 230000005540 biological transmission Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000003247 decreasing effect Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 239000000284 extract Substances 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、NRZ(Non−Return−to−Ze
ro )信号によりクロック成分を抽出するビット同期
回路に関する。
ro )信号によりクロック成分を抽出するビット同期
回路に関する。
従来の技術
第4図は、従来のビット同期回路を示し、31は、NR
Z信号の入力端子、32は、とのNRZ信号を微分して
NRZ信号の立ち上がりエツジと立ち下がりエツジでそ
れぞれパルスを発生ずるエツジ微分回路、33は、複数
段のフリップフロップ等より構成され、エツジ微分回路
32からのノくルスと後述するDフリップフロップ37
からのアンプ指令又はダウン指令によりアップキャリー
35又はダウンキャリー36を出力するアップダウンカ
ウンタであり、このアップダウンカウンタ33の段数り
は、入力端子34から設定される。
Z信号の入力端子、32は、とのNRZ信号を微分して
NRZ信号の立ち上がりエツジと立ち下がりエツジでそ
れぞれパルスを発生ずるエツジ微分回路、33は、複数
段のフリップフロップ等より構成され、エツジ微分回路
32からのノくルスと後述するDフリップフロップ37
からのアンプ指令又はダウン指令によりアップキャリー
35又はダウンキャリー36を出力するアップダウンカ
ウンタであり、このアップダウンカウンタ33の段数り
は、入力端子34から設定される。
尚、アップダウンカウンタ33は、L+1段目のフリッ
プフロップの出力が「1」のときにアップキヤリ−35
を出力し、全てのフリップフロップの出力が「0」のと
きにダウンキャリー36を出力するように構成されてい
る。
プフロップの出力が「1」のときにアップキヤリ−35
を出力し、全てのフリップフロップの出力が「0」のと
きにダウンキャリー36を出力するように構成されてい
る。
38ば、基準クロック信号(周波数fo)の入力端子、
37は、この基準クロック信号に同期して後述する分周
回路40からの再生クロック信号をラッチし、両信号の
位相を比較するDフリップフロップ(D−FF)、39
は、アップダウンカウンタ33からのアップキャリー3
5又はダウンキャリー36が入力する毎に、基準分周数
nを所定の分周数差Δnで増減して基準クロック信号を
分周する可変分周回路、40は、可変分周回路39によ
り分周された信号を固定の分周数mにより分周し、再生
クロック信号(周波数fT)を出力端子41とDフリッ
プフロップ37のD端子に出力する分周回路である。
37は、この基準クロック信号に同期して後述する分周
回路40からの再生クロック信号をラッチし、両信号の
位相を比較するDフリップフロップ(D−FF)、39
は、アップダウンカウンタ33からのアップキャリー3
5又はダウンキャリー36が入力する毎に、基準分周数
nを所定の分周数差Δnで増減して基準クロック信号を
分周する可変分周回路、40は、可変分周回路39によ
り分周された信号を固定の分周数mにより分周し、再生
クロック信号(周波数fT)を出力端子41とDフリッ
プフロップ37のD端子に出力する分周回路である。
次に、上記従来例の動作を説明する。
第4図において、可変分周回路39は、アップダウンカ
ウンタ33が補正指令を出力しない場合には、基準クロ
ック信号を1./nに分周し、分周回路40はこの分周
された信号を固定の比(1,/m)で分周した再生クロ
ック信号を出力する。この場合、NRZ信号の伝送レー
トをfTとすると、この再生クロック信号の周波数fT
となる。
ウンタ33が補正指令を出力しない場合には、基準クロ
ック信号を1./nに分周し、分周回路40はこの分周
された信号を固定の比(1,/m)で分周した再生クロ
ック信号を出力する。この場合、NRZ信号の伝送レー
トをfTとすると、この再生クロック信号の周波数fT
となる。
ここで、予め、分周回路40の分周数mは、再生クロッ
クのパルス占有率が50%になるように偶数に設定され
、寸だ、可変分周回路39の分周数nば、n−fo/m
fT に設定され、アップダウンカウンタ33は、端子34を
介して設定された段数りに応じてその初期値2Lになる
ように設定される。
クのパルス占有率が50%になるように偶数に設定され
、寸だ、可変分周回路39の分周数nば、n−fo/m
fT に設定され、アップダウンカウンタ33は、端子34を
介して設定された段数りに応じてその初期値2Lになる
ように設定される。
Dフリップフロップ37は、基準クロック信号の位相と
分周回路40からの再生クロック信号の位相を比較し、
例えば基準クロック信号の位相が伝送りロックのそれよ
り遅れている場合にはアップダウンカウンタ33をアッ
プカウントモードに設定し、しだがって、アップダウン
カウンタ33がアップキャリー35を出力する毎に可変
分周回路39が分周数nを所定の分周数差Δnで増加し
、基準クロック信号の位相と再生クロック信号の位相を
一致させる。
分周回路40からの再生クロック信号の位相を比較し、
例えば基準クロック信号の位相が伝送りロックのそれよ
り遅れている場合にはアップダウンカウンタ33をアッ
プカウントモードに設定し、しだがって、アップダウン
カウンタ33がアップキャリー35を出力する毎に可変
分周回路39が分周数nを所定の分周数差Δnで増加し
、基準クロック信号の位相と再生クロック信号の位相を
一致させる。
まだ、基準クロック信号の位相が伝送りロック5 ′
−−−ニー のそれより進んでいる場合にはアップダウンカウンタ3
3をダウンカウントモードに設定し、したがって、アッ
プダウンカウンタ33がダウンキャリー36を出力する
毎に可変分周回路39が分周数nを所定の分周数差Δ1
1で減少し、基準クロック信号の位相と再生クロック信
号の位相を一致させる。
−−−ニー のそれより進んでいる場合にはアップダウンカウンタ3
3をダウンカウントモードに設定し、したがって、アッ
プダウンカウンタ33がダウンキャリー36を出力する
毎に可変分周回路39が分周数nを所定の分周数差Δ1
1で減少し、基準クロック信号の位相と再生クロック信
号の位相を一致させる。
すなわち、上記従来例では、アップダウンカウンタ33
の段数が多くなるにつれて補正頻度が減少して再生クロ
ックのジッタが減少するが、回路の立ち上がり特性が悪
化する。
の段数が多くなるにつれて補正頻度が減少して再生クロ
ックのジッタが減少するが、回路の立ち上がり特性が悪
化する。
他方、アップダウンカウンタ33の段数が少なくなるに
つれて補正頻度が増加して再生クロックのジッタが増加
するが、回路の立ち上がり特性が改善される。
つれて補正頻度が増加して再生クロックのジッタが増加
するが、回路の立ち上がり特性が改善される。
しだがって、上記従来例では、NRZ信号の立ち上がり
時には、アップダウンカウンタ33の段数りを少なく設
定することにより回路の立ち上がりを早くし、回路が立
ち上がるとアップダウンカウンタ33の段数りを多く設
定することにより再生クロックのジッタを減少すること
ができる。
時には、アップダウンカウンタ33の段数りを少なく設
定することにより回路の立ち上がりを早くし、回路が立
ち上がるとアップダウンカウンタ33の段数りを多く設
定することにより再生クロックのジッタを減少すること
ができる。
尚、アップダウンカウンタ33の段数りを設定する信号
としては、ビット同期確立信号やフレーム同期確立信号
等が用いられる。
としては、ビット同期確立信号やフレーム同期確立信号
等が用いられる。
発明が解決しようとする問題点
しかしながら、上記従来のビット同期回路では、アップ
ダウンカウンタ33の段数りを切り換えることにより再
生クロックの補正頻度を変えることができるが、1回の
切り換えにおける補正幅Δnは一定であり、高安定性の
再生クロック信号を得ることができ々いという問題点が
ある。
ダウンカウンタ33の段数りを切り換えることにより再
生クロックの補正頻度を変えることができるが、1回の
切り換えにおける補正幅Δnは一定であり、高安定性の
再生クロック信号を得ることができ々いという問題点が
ある。
本発明は上記問題点に鑑み、再生クロック信号のジッタ
を低減することができるとともに、高安定性の再生クロ
ックを得ることができるビット同期回路を提供すること
を目的とする。
を低減することができるとともに、高安定性の再生クロ
ックを得ることができるビット同期回路を提供すること
を目的とする。
問題点を解決するだめの手段
本発明は上記問題点を解決するだめに、立ち上がり時に
可変分周回路の分周数を比較的大きい分周数差で変更す
るように制御し、立ち上がり後に可変分周回路の分周数
を比較的小さい分周数差で変更するようにしだものであ
る。
可変分周回路の分周数を比較的大きい分周数差で変更す
るように制御し、立ち上がり後に可変分周回路の分周数
を比較的小さい分周数差で変更するようにしだものであ
る。
7″−・
作 用
本発明は上記構成により、立ち上がり時には可変分周回
路の分周数を比較的大きい分周数差で変更するために早
い立ち上がり特性を実現することができ、立ち上がり後
には比較的小さい分周数差で変更するだめに、再生クロ
ック信号のジッタを低減することができ、壕だ、基準ク
ロック信号と再生クロック信号を安定してビット同期す
ることができる。
路の分周数を比較的大きい分周数差で変更するために早
い立ち上がり特性を実現することができ、立ち上がり後
には比較的小さい分周数差で変更するだめに、再生クロ
ック信号のジッタを低減することができ、壕だ、基準ク
ロック信号と再生クロック信号を安定してビット同期す
ることができる。
実施例
以下、図面を参照1〜で本発明の詳細な説明する。第1
図は、本発明に係るビット同期回路の一実施例を示すブ
ロック図、第2図は、第1図のビット同期回路の動作説
明図、第3図は、第1図のビット同期回路の主要信号を
示すタイミングチャートである。
図は、本発明に係るビット同期回路の一実施例を示すブ
ロック図、第2図は、第1図のビット同期回路の動作説
明図、第3図は、第1図のビット同期回路の主要信号を
示すタイミングチャートである。
第1図において、■は、第3図(a)に示すような伝送
りロックCLに同期して第3図(b)に示すように伝送
されるNRZ信号の入力端子、2は、このNRZ信号を
微分してNRZ信号の立ち上がりエツジと立ち下がりエ
ツジでそれぞれパルスを発生するエツジ微分回路、3ば
、複数段のフリップフロップ等より構成され、エツジ微
分回路2からのパルスと後述するDフリップフロップ7
からのアップ指令又はダウン指令によりアップキャリー
5又はダウンキャリー6を出力するアップダウンカウン
タであシ、このアップダウンカウンタ3の段数りは、入
力端子4から設定される。
りロックCLに同期して第3図(b)に示すように伝送
されるNRZ信号の入力端子、2は、このNRZ信号を
微分してNRZ信号の立ち上がりエツジと立ち下がりエ
ツジでそれぞれパルスを発生するエツジ微分回路、3ば
、複数段のフリップフロップ等より構成され、エツジ微
分回路2からのパルスと後述するDフリップフロップ7
からのアップ指令又はダウン指令によりアップキャリー
5又はダウンキャリー6を出力するアップダウンカウン
タであシ、このアップダウンカウンタ3の段数りは、入
力端子4から設定される。
尚、アップダウンカウンタ3は、L+1段目のフリップ
フロップの出力が「]」のときにアップキャリー5を出
力し、全てのクリップフロップの出力が「0」のときに
ダウンキャリー6を出力するように構成されている。
フロップの出力が「]」のときにアップキャリー5を出
力し、全てのクリップフロップの出力が「0」のときに
ダウンキャリー6を出力するように構成されている。
9は、端子8から入力する分周数の補正値Δno、Δn
、 (Δno<Δn+)とアップダウンカウンタ3か
らのアップキャリー5又はダウンキャリー6により、後
述する可変分周回路10の分周数nを切り替える分周数
切替回路である。
、 (Δno<Δn+)とアップダウンカウンタ3か
らのアップキャリー5又はダウンキャリー6により、後
述する可変分周回路10の分周数nを切り替える分周数
切替回路である。
端子8からは第2図に示すように、回路の立ち上がり後
の高安定モードでは分周数nの比較的小9八−7 さい補正値±Δnoが入力し、回路の立ち上がり時の高
速モードでは分周数nの比較的大きい補正値±Δ11.
が入力するように構成されている。
の高安定モードでは分周数nの比較的小9八−7 さい補正値±Δnoが入力し、回路の立ち上がり時の高
速モードでは分周数nの比較的大きい補正値±Δ11.
が入力するように構成されている。
12は、基準クロック信号(周波数f。)の入力端子、
7は、この基準クロック信号に同期して後述する分周回
路11からの信号をラッチし、両信号の位相を比較する
Dフリップフロップ(1)−FF ) 、10は、分周
数切替回路により設定される分周数により、基準クロッ
ク信号を分周する可変分周回路、11は、可変分周回路
10により分周された信号を固定の分周数mにより分周
し、第3図(c)(d)に示すような再生クロック信号
(周波数fT)を出力端子13とDフリップフロップ7
のD端子に出力する分周回路である。尚、第3図(d)
の波形は、第3図(c)の波形の拡大図を示す。
7は、この基準クロック信号に同期して後述する分周回
路11からの信号をラッチし、両信号の位相を比較する
Dフリップフロップ(1)−FF ) 、10は、分周
数切替回路により設定される分周数により、基準クロッ
ク信号を分周する可変分周回路、11は、可変分周回路
10により分周された信号を固定の分周数mにより分周
し、第3図(c)(d)に示すような再生クロック信号
(周波数fT)を出力端子13とDフリップフロップ7
のD端子に出力する分周回路である。尚、第3図(d)
の波形は、第3図(c)の波形の拡大図を示す。
次に、上記構成に係る実施例の動作を説明する。
可変分周回路10は、分周数切替回路9からの補正指令
がない場合、端子12からの基準クロック信号を1 /
nに分周し、分周回路]1は、この信号を]、/mに
分周した再生クロック信号を出力する。
がない場合、端子12からの基準クロック信号を1 /
nに分周し、分周回路]1は、この信号を]、/mに
分周した再生クロック信号を出力する。
この場合、NRZ信号の伝送レートをfTとすると、こ
の再生クロック信号の周波数はfTとなる。
の再生クロック信号の周波数はfTとなる。
ここで、予め、分周回路11の分周数mは、再生クロッ
クのパルス占有率が50%になるように偶数に設定され
、また、可変分周回路10の分周数nは、n = fo
/ mf T に設定され、アップダウンカウンタ33は、端子34を
介して設定された段数りに応じてその初期値2Lになる
ように設定される。
クのパルス占有率が50%になるように偶数に設定され
、また、可変分周回路10の分周数nは、n = fo
/ mf T に設定され、アップダウンカウンタ33は、端子34を
介して設定された段数りに応じてその初期値2Lになる
ように設定される。
Dフリップフロップ7は、基準クロック信号の位相と分
周回路10からの再生クロック信号の位相を比較し、例
えば基準クロック信号の位相が伝送りロックのそれより
遅れている場合にはアップダウンカウンタ3をアップカ
ウントモードに設定し、したがって、アップダウンカウ
ンタ3がアップキャリー5を出力する。
周回路10からの再生クロック信号の位相を比較し、例
えば基準クロック信号の位相が伝送りロックのそれより
遅れている場合にはアップダウンカウンタ3をアップカ
ウントモードに設定し、したがって、アップダウンカウ
ンタ3がアップキャリー5を出力する。
分周数切替回路9は、端子8から高速モードの比較的大
きい補正値±Δn1 が入力し、アップダウンカウンタ
3からアップキャリー5が人力すると、アンプキャリー
5が入力する毎に可変分周回路1011 ・ ・ の分周数nを比較的大きい補正値工〕+Δn1に増加さ
せ、基準クロック信号の位相と再生クロック信号の位相
を一致させる。
きい補正値±Δn1 が入力し、アップダウンカウンタ
3からアップキャリー5が人力すると、アンプキャリー
5が入力する毎に可変分周回路1011 ・ ・ の分周数nを比較的大きい補正値工〕+Δn1に増加さ
せ、基準クロック信号の位相と再生クロック信号の位相
を一致させる。
寸だ、Dフリップフロップ7ば、基準クロック信号の位
相が伝送りロックのそれより進んでいる場合にはアップ
ダウンカウンタ3をダウンカウントモードに設定し、し
だがって、アップダウンカウンタ3がダウンキャリー6
を出力する。
相が伝送りロックのそれより進んでいる場合にはアップ
ダウンカウンタ3をダウンカウントモードに設定し、し
だがって、アップダウンカウンタ3がダウンキャリー6
を出力する。
分周数切替回路9は、端子8から高速モードの比較的大
きい補正値±Δn1が入力し、アップダウンカウンタ3
からダウンキャリー6が入力すると、ダウンキャリー6
が入力する毎に可変分周回路100分周数nを比較的大
きい補正値lビΔn1 に減少させ、基準クロック信号
の位相と、第3図(d)に示すように大きい補正幅で再
生クロック信号の位相を高速で一致させる。
きい補正値±Δn1が入力し、アップダウンカウンタ3
からダウンキャリー6が入力すると、ダウンキャリー6
が入力する毎に可変分周回路100分周数nを比較的大
きい補正値lビΔn1 に減少させ、基準クロック信号
の位相と、第3図(d)に示すように大きい補正幅で再
生クロック信号の位相を高速で一致させる。
この場合、すなわちNRZ信号の立ち上がり時には、ビ
ット同期確立信号やフンーム同期確立信号等を端子4に
入力してアップダウンカウンタ3の段数りを少なく設定
し、アップダウンカウンタ3が出力するキャリー5.6
の頻度を多くすることにより、再生クロックのジッタが
増加するがビット同期を早く引き込むことができる。
ット同期確立信号やフンーム同期確立信号等を端子4に
入力してアップダウンカウンタ3の段数りを少なく設定
し、アップダウンカウンタ3が出力するキャリー5.6
の頻度を多くすることにより、再生クロックのジッタが
増加するがビット同期を早く引き込むことができる。
他方、回路が立ち上がって、端子8から高安定モードの
比較的小さい補正値±Δnoが入力し、1だ、アップダ
ウンカウンタ3からアップキャリー5又はダウンキャリ
ー6が入力すると、分周数切替回路9はそれぞれ、キャ
リー5又は6が入力する毎に可変分周回路]0の分周数
nを比較的小さい補正値n+Δn、o又はn−Δnoに
増減させ、基準クロック信号の位相と、第3図(d)に
示すように小さい補正幅で再生クロック信号の位相を安
定して一致させる。
比較的小さい補正値±Δnoが入力し、1だ、アップダ
ウンカウンタ3からアップキャリー5又はダウンキャリ
ー6が入力すると、分周数切替回路9はそれぞれ、キャ
リー5又は6が入力する毎に可変分周回路]0の分周数
nを比較的小さい補正値n+Δn、o又はn−Δnoに
増減させ、基準クロック信号の位相と、第3図(d)に
示すように小さい補正幅で再生クロック信号の位相を安
定して一致させる。
この場合、アップダウンカウンタ33の段数りを多く設
定し、アップダウンカウンタ3が出力するキャリー5.
6の頻度を少なくすることにより再生クロック信号のジ
ッタを減少することができる。
定し、アップダウンカウンタ3が出力するキャリー5.
6の頻度を少なくすることにより再生クロック信号のジ
ッタを減少することができる。
したがって、上記実施例によれば、立ち上がり時には、
アップダウンカウンタ3の段数りを少なく設定すること
により可変分周回路]0の補正頻度13 ・ ・ を多くするとともに、分周数切替回路9により分周数n
の比較的大きい補正値±Δn1を設定することにより、
回路の立ち上がりを早くすることができ、他方、立ち上
がり後には、アップダウンカウンタ3の段数りを多く設
定することにより可変分周回路10の補正頻度を少なく
するとともに、分周数切替回路9により分周数nの比較
的少ない補正値±Δnoを設定することにより、再生ク
ロック信号のシックを減少することができ、寸だ、安定
したビット同期を実現することができる。 “尚
、上記実施例では、分周数の補正値を2つにした場合に
ついて説明したが、この補正値の数を増加する仁とによ
り、より緻密なビット同期を実現することができる。
アップダウンカウンタ3の段数りを少なく設定すること
により可変分周回路]0の補正頻度13 ・ ・ を多くするとともに、分周数切替回路9により分周数n
の比較的大きい補正値±Δn1を設定することにより、
回路の立ち上がりを早くすることができ、他方、立ち上
がり後には、アップダウンカウンタ3の段数りを多く設
定することにより可変分周回路10の補正頻度を少なく
するとともに、分周数切替回路9により分周数nの比較
的少ない補正値±Δnoを設定することにより、再生ク
ロック信号のシックを減少することができ、寸だ、安定
したビット同期を実現することができる。 “尚
、上記実施例では、分周数の補正値を2つにした場合に
ついて説明したが、この補正値の数を増加する仁とによ
り、より緻密なビット同期を実現することができる。
発明の詳細
な説明したように、本発明は、立ち上がり時に可変分周
回路の分周数を比較的大きい分周数差で変更するように
制御し、立ち上がり後に可変分周回路の分周数を比較的
小さい分周数差で変更するようにしたので、立ち上がり
後には比較的小さい分周数差で変更するために、再生ク
ロックのジッタを低減することができ、才だ、基準クロ
ック信号と再生クロック信号を安定してビット同期する
ことができる。
回路の分周数を比較的大きい分周数差で変更するように
制御し、立ち上がり後に可変分周回路の分周数を比較的
小さい分周数差で変更するようにしたので、立ち上がり
後には比較的小さい分周数差で変更するために、再生ク
ロックのジッタを低減することができ、才だ、基準クロ
ック信号と再生クロック信号を安定してビット同期する
ことができる。
第1図は、本発明に係るビット同期回路の一実施例を示
すブロック図、第2図は、第1図のビット同期回路の動
作説明図、第3図は、第1図のビット同期回路の主要信
号を示すタイミングチャート、第4図は、従来のビット
同期回路を示すブロック図である。 2 エツジ微分回路、3 アップダウンカウンタ、9
分周数切替回路、10 可変分周回路11・・・分周
回路 代理人の氏名弁理士 中尾敏男(ほか1名)第2図 Ano<47t/ 第3図
すブロック図、第2図は、第1図のビット同期回路の動
作説明図、第3図は、第1図のビット同期回路の主要信
号を示すタイミングチャート、第4図は、従来のビット
同期回路を示すブロック図である。 2 エツジ微分回路、3 アップダウンカウンタ、9
分周数切替回路、10 可変分周回路11・・・分周
回路 代理人の氏名弁理士 中尾敏男(ほか1名)第2図 Ano<47t/ 第3図
Claims (2)
- (1)変更可能な分周波で基準クロック信号を分周する
可変分周回路と、前記可変分周回路により分周された信
号を所定の分周数で分周して再生クロック信号を出力す
る回路と、この再生クロック信号と基準クロックの位相
を比較し、位相差に応じて前記可変分周回路の分周数を
制御する第1の制御回路と、立ち上がり時に前記第1の
制御回路が前記可変分周回路の分周数を比較的大きい分
周数差で変更するように制御し、立ち上がり後に前記第
1の制御回路が前記可変分周回路の分周数を比較的小さ
い分周数差で変更するように制御する第2の制御回路と
を有するビット同期回路。 - (2)前記第1の制御回路は、前記可変分周回路の分周
数を、立ち上がり時には比較的多い頻度で制御し、立ち
上がり後には比較的少ない頻度で制御することを特徴と
する特許請求の範囲第1項記載のビット同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62334441A JP2558769B2 (ja) | 1987-12-29 | 1987-12-29 | ビット同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62334441A JP2558769B2 (ja) | 1987-12-29 | 1987-12-29 | ビット同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01175427A true JPH01175427A (ja) | 1989-07-11 |
JP2558769B2 JP2558769B2 (ja) | 1996-11-27 |
Family
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Family Applications (1)
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---|---|---|---|
JP62334441A Expired - Lifetime JP2558769B2 (ja) | 1987-12-29 | 1987-12-29 | ビット同期回路 |
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JP (1) | JP2558769B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7206370B2 (en) | 2002-03-27 | 2007-04-17 | Kabushiki Kaisha Toshiba | Clock recovery circuit |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6047357U (ja) * | 1983-09-09 | 1985-04-03 | 日本電気株式会社 | クロック作成回路 |
-
1987
- 1987-12-29 JP JP62334441A patent/JP2558769B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6047357U (ja) * | 1983-09-09 | 1985-04-03 | 日本電気株式会社 | クロック作成回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7206370B2 (en) | 2002-03-27 | 2007-04-17 | Kabushiki Kaisha Toshiba | Clock recovery circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2558769B2 (ja) | 1996-11-27 |
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