JPH05292073A - ラッチ装置 - Google Patents
ラッチ装置Info
- Publication number
- JPH05292073A JPH05292073A JP4096241A JP9624192A JPH05292073A JP H05292073 A JPH05292073 A JP H05292073A JP 4096241 A JP4096241 A JP 4096241A JP 9624192 A JP9624192 A JP 9624192A JP H05292073 A JPH05292073 A JP H05292073A
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- input
- frequency
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 ディジタル信号のデータをラッチするギガビ
ット帯のラッチ回路において、ラッチ回路に入力する高
速クロックのタイミング調整を分周した低速分周クロッ
クで行う。 【構成】 入力クロックをｍ分周出力する第２の８分周
回路２と、該第２の８分周回路からの低速分周クロック
の遅延量を変化させる可変遅延回路３と、該可変遅延回
路の出力クロックに位相同期したｍ倍の周波数クロック
を出力するｍてい倍回路100と、該ｍてい倍回路からの
クロックで入力ディジタル信号をラッチするラッチ回路
１とを有し、入力クロックを分周した低速分周クロック
に位置同期したクロックでラッチ回路を動作させる事に
より、ラッチ回路のクロック入力タイミングを低速分周
クロックの位相調整で行えるようにした。
ット帯のラッチ回路において、ラッチ回路に入力する高
速クロックのタイミング調整を分周した低速分周クロッ
クで行う。 【構成】 入力クロックをｍ分周出力する第２の８分周
回路２と、該第２の８分周回路からの低速分周クロック
の遅延量を変化させる可変遅延回路３と、該可変遅延回
路の出力クロックに位相同期したｍ倍の周波数クロック
を出力するｍてい倍回路100と、該ｍてい倍回路からの
クロックで入力ディジタル信号をラッチするラッチ回路
１とを有し、入力クロックを分周した低速分周クロック
に位置同期したクロックでラッチ回路を動作させる事に
より、ラッチ回路のクロック入力タイミングを低速分周
クロックの位相調整で行えるようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号をラッ
チする装置、特にギガビット帯のラッチ装置に関する。
チする装置、特にギガビット帯のラッチ装置に関する。
【０００２】
【従来の技術】図２は、従来のラッチ装置の構成を示す
ブロック図であり、一例として、2.4Ｇbpsのデータをラ
ッチする場合について説明する。
ブロック図であり、一例として、2.4Ｇbpsのデータをラ
ッチする場合について説明する。
【０００３】図２において、10は2.4Ｇbpsディジタル信
号のデータ入力端子、11はクロックの入力端子、12はラ
ッチ後のデータ出力端子である。１はラッチ回路、７は
可変遅延回路であり、入力端子11からのクロックに一定
時間の遅延を与え出力する。なお、ラッチ回路１は、入
力端子10からのデータを、可変遅延回路７からのクロッ
クでラッチする。
号のデータ入力端子、11はクロックの入力端子、12はラ
ッチ後のデータ出力端子である。１はラッチ回路、７は
可変遅延回路であり、入力端子11からのクロックに一定
時間の遅延を与え出力する。なお、ラッチ回路１は、入
力端子10からのデータを、可変遅延回路７からのクロッ
クでラッチする。
【０００４】上記のようにラッチ回路１に入力する2.4
Ｇbpsディジタル信号のデータとクロックのタイミング
を可変遅延回路７で調整し、出力端子12からラッチ後の
データを出力している。
Ｇbpsディジタル信号のデータとクロックのタイミング
を可変遅延回路７で調整し、出力端子12からラッチ後の
データを出力している。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のラッチ装置ではクロックの位相調整を可変遅延回路
で行っているので、クロック速度がギガビット帯の場
合、ギガビットで動作可能な可変遅延回路がなく、ギガ
ビット帯でのデータラッチができないという問題があっ
た。
来のラッチ装置ではクロックの位相調整を可変遅延回路
で行っているので、クロック速度がギガビット帯の場
合、ギガビットで動作可能な可変遅延回路がなく、ギガ
ビット帯でのデータラッチができないという問題があっ
た。
【０００６】本発明は、このような従来の問題を解決す
るものであり、クロック速度がギガビット帯の場合で
も、データラッチができるラッチ装置を提供することを
目的とするものである。
るものであり、クロック速度がギガビット帯の場合で
も、データラッチができるラッチ装置を提供することを
目的とするものである。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、入力クロックの分周クロックに位置同期し
たクロックでラッチ回路を動作させ、低速分周クロック
でラッチ回路の入力タイミングを調整するようにする。
するために、入力クロックの分周クロックに位置同期し
たクロックでラッチ回路を動作させ、低速分周クロック
でラッチ回路の入力タイミングを調整するようにする。
【０００８】
【作用】本発明によれば、ラッチ回路の入力タイミング
を、分周した低速分周クロックの遅延量で調整ができる
ことにより、ギガビット帯でのデータ信号のラッチがで
きる。
を、分周した低速分周クロックの遅延量で調整ができる
ことにより、ギガビット帯でのデータ信号のラッチがで
きる。
【０００９】
【実施例】図１は、本発明の一実施例の構成を示すブロ
ック図であり、一例として、従来例と同様に、2.4Ｇbps
のデータをラッチする場合について説明する。
ック図であり、一例として、従来例と同様に、2.4Ｇbps
のデータをラッチする場合について説明する。
【００１０】図１において、10は2.4Ｇbpsディジタル信
号のデータ入力端子、11はクロックの入力端子、12はラ
ッチ後のデータ出力端子である。
号のデータ入力端子、11はクロックの入力端子、12はラ
ッチ後のデータ出力端子である。
【００１１】また、１はラッチ回路、２は第２の８分周
回路であり、入力端子11からのクロックを８分周し300M
Hzの低速分周クロックを出力する。３は可変遅延回路で
あり、前記低速分周クロックに一定の遅延を与えクロッ
クてい倍回路100に出力する。このクロックてい倍回路1
00は位相比較回路５，電圧制御発振回路６，第１の８分
周回路４より構成され、この第１の８分周回路４は、電
圧制御発振回路６からのクロックを８分周し、位相比較
回路５に出力する。この位相比較回路５は２つの第１，
第２の８分周回路４及び２の８分周クロックの入力位相
を比較し、それに応じた電圧を電圧制御発振回路６に出
力する。この電圧制御発振回路６は、位相比較回路５か
らの入力電圧により出力クロックの周波数を変化させ
る。なお、ラッチ回路１は、電圧制御発振回路６からの
クロックにより、入力端子10からの2.4Ｇbpsディジタル
信号のデータをラッチし出力端子12より出力する。
回路であり、入力端子11からのクロックを８分周し300M
Hzの低速分周クロックを出力する。３は可変遅延回路で
あり、前記低速分周クロックに一定の遅延を与えクロッ
クてい倍回路100に出力する。このクロックてい倍回路1
00は位相比較回路５，電圧制御発振回路６，第１の８分
周回路４より構成され、この第１の８分周回路４は、電
圧制御発振回路６からのクロックを８分周し、位相比較
回路５に出力する。この位相比較回路５は２つの第１，
第２の８分周回路４及び２の８分周クロックの入力位相
を比較し、それに応じた電圧を電圧制御発振回路６に出
力する。この電圧制御発振回路６は、位相比較回路５か
らの入力電圧により出力クロックの周波数を変化させ
る。なお、ラッチ回路１は、電圧制御発振回路６からの
クロックにより、入力端子10からの2.4Ｇbpsディジタル
信号のデータをラッチし出力端子12より出力する。
【００１２】上記した位相比較回路５，電圧制御発振回
路６，第１の８分周回路４でなるクロックてい倍回路10
0は、位相比較回路５でもって２つの第１，第２の８分
周回路４，２からの入力低速分周クロックの位相差がな
くなるように電圧制御発振回路６の出力クロックを制御
する。これにより、可変遅延回路３からのクロックに位
相同期した2.4Ｇbpsクロックをラッチ回路１に入力でき
る。
路６，第１の８分周回路４でなるクロックてい倍回路10
0は、位相比較回路５でもって２つの第１，第２の８分
周回路４，２からの入力低速分周クロックの位相差がな
くなるように電圧制御発振回路６の出力クロックを制御
する。これにより、可変遅延回路３からのクロックに位
相同期した2.4Ｇbpsクロックをラッチ回路１に入力でき
る。
【００１３】よって、ラッチ回路１に入力する2.4Ｇbps
クロックのタイミングを、可変遅延回路３からの低速分
周クロックは遅延量で調整することができる。
クロックのタイミングを、可変遅延回路３からの低速分
周クロックは遅延量で調整することができる。
【００１４】このように上記実施例によれば、ラッチ回
路１の入力クロックのタイミングを、低速分周クロック
の遅延量で調整することができる。
路１の入力クロックのタイミングを、低速分周クロック
の遅延量で調整することができる。
【００１５】
【発明の効果】以上説明したように本発明のラッチ装置
は、ラッチ回路への入力クロックのタイミングを、分周
した低速分周クロックの遅延量で調整することができ
る。これにより、ギガビット帯で動作する可変遅延回路
がなくても、ギガビット帯でのデータラッチができると
いう効果を有する。
は、ラッチ回路への入力クロックのタイミングを、分周
した低速分周クロックの遅延量で調整することができ
る。これにより、ギガビット帯で動作する可変遅延回路
がなくても、ギガビット帯でのデータラッチができると
いう効果を有する。
【図１】本発明の一実施例におけるラッチ装置の構成を
示すブロック図である。
示すブロック図である。
【図２】従来のラッチ装置の構成を示すブロック図であ
る。
る。
１…ラッチ回路、 ２…第２の８分周回路、 ３…可変
遅延回路、 ４…第１の８分周回路、 ５…位相比較回
路、 ６…電圧制御発振回路、 10…データの入力端
子、 11…クロックの入力端子、 12…データの出力端
子、 100…クロックてい倍回路。
遅延回路、 ４…第１の８分周回路、 ５…位相比較回
路、 ６…電圧制御発振回路、 10…データの入力端
子、 11…クロックの入力端子、 12…データの出力端
子、 100…クロックてい倍回路。
Claims (1)
- 【請求項１】 入力クロックをｍ分周出力するｍ分周回
路と、該ｍ分周回路からの分周クロックの遅延量を変化
させる可変遅延回路と、該可変遅延回路の出力クロック
に位相同期したｍ倍の周波数クロックを出力するｍてい
倍回路と、該ｍてい倍回路からのクロックで入力ディジ
タル信号をラッチするラッチ回路とを有し、 入力クロックを分周した低速分周クロックに位置同期し
たクロックでラッチ回路を動作させる事により、ラッチ
回路のクロック入力タイミングを低速クロックの位相調
整で行えるようにしたことを特徴とするラッチ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096241A JPH05292073A (ja) | 1992-04-16 | 1992-04-16 | ラッチ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4096241A JPH05292073A (ja) | 1992-04-16 | 1992-04-16 | ラッチ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05292073A true JPH05292073A (ja) | 1993-11-05 |
Family
ID=14159740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4096241A Pending JPH05292073A (ja) | 1992-04-16 | 1992-04-16 | ラッチ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05292073A (ja) |
-
1992
- 1992-04-16 JP JP4096241A patent/JPH05292073A/ja active Pending
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