JPH0879556A - コントローラチップのデータ信号同期化方法および回路 - Google Patents
コントローラチップのデータ信号同期化方法および回路Info
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- JPH0879556A JPH0879556A JP6198382A JP19838294A JPH0879556A JP H0879556 A JPH0879556 A JP H0879556A JP 6198382 A JP6198382 A JP 6198382A JP 19838294 A JP19838294 A JP 19838294A JP H0879556 A JPH0879556 A JP H0879556A
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- Japan
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- clock signal
- signal
- reference clock
- circuit
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- Prior art date
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 回路面積および消費電力を低減しながらコン
トローラチップとクロック信号の遅延が変動するビデオ
パレットとを同期化させる方法を提供する。 【構成】 コントローラチップ１２のデータ信号をビデ
オ駆動方式１０におけるカラーパレットチップ１２の基
準クロック信号に同期化させる方法は基準クロック信号
周波数を変更し、パレットチップ１２からの遅延と結合
された出力クロック信号により帰還クロック信号が発生
されて変更された基準クロック信号と同期化され、デー
タ信号を帰還クロック信号によりラッチしてデータ信号
を基準クロック信号に同期化させる、ステップを含んで
いる。
トローラチップとクロック信号の遅延が変動するビデオ
パレットとを同期化させる方法を提供する。 【構成】 コントローラチップ１２のデータ信号をビデ
オ駆動方式１０におけるカラーパレットチップ１２の基
準クロック信号に同期化させる方法は基準クロック信号
周波数を変更し、パレットチップ１２からの遅延と結合
された出力クロック信号により帰還クロック信号が発生
されて変更された基準クロック信号と同期化され、デー
タ信号を帰還クロック信号によりラッチしてデータ信号
を基準クロック信号に同期化させる、ステップを含んで
いる。
Description
【０００１】
【産業上の利用分野】本発明は電子回路、特にビデオパ
レット応用における同期化回路に関する。
レット応用における同期化回路に関する。
【０００２】
【従来の技術】ビデオ方式における作動周波数が増大し
続けているため、個々の集積回路チップに同期化の問題
が生じている。図１はこの問題を示す従来技術のブロッ
ク図である。図１において、ビデオ回路１０はビデオカ
ラーパレットチップ１４に接続されたコントローラチッ
プ１２を有している。コントローラチップ１２は第１の
周波数でカラーパレット１４へデータを送り、カラーパ
レット１４は第１の周波数よりも高い第２の周波数でデ
ータを処理する。代表的な例では第１の周波数は５０Ｍ
Ｈｚであり第２の周波数は２００ＭＨｚである。カラー
パレット１４の内部作動周波数が高いため、カラーパレ
ット１４とコントローラチップ１２間で同期を得ること
は非常に困難である。ビデオパレット１４の周期が５ｎ
Ｓでありコントローラチップ１２を介したクロックの遅
延は１０〜２０ｎＳ（ＣＬＫout −ＣＬＫin）となるた
め、２つの回路間の同期化の問題が生じることは明らか
である。
続けているため、個々の集積回路チップに同期化の問題
が生じている。図１はこの問題を示す従来技術のブロッ
ク図である。図１において、ビデオ回路１０はビデオカ
ラーパレットチップ１４に接続されたコントローラチッ
プ１２を有している。コントローラチップ１２は第１の
周波数でカラーパレット１４へデータを送り、カラーパ
レット１４は第１の周波数よりも高い第２の周波数でデ
ータを処理する。代表的な例では第１の周波数は５０Ｍ
Ｈｚであり第２の周波数は２００ＭＨｚである。カラー
パレット１４の内部作動周波数が高いため、カラーパレ
ット１４とコントローラチップ１２間で同期を得ること
は非常に困難である。ビデオパレット１４の周期が５ｎ
Ｓでありコントローラチップ１２を介したクロックの遅
延は１０〜２０ｎＳ（ＣＬＫout −ＣＬＫin）となるた
め、２つの回路間の同期化の問題が生じることは明らか
である。
【０００３】コントローラチップ１２のデータとカラー
パレット１４の基準クロック信号ＣＬＫref 間の同期を
得るための従来技術の解決方法を図２に示す。図２にお
いて、互いに遅延が変動する各信号によりデータがフリ
ップフロップ１６ａ〜１６ｄへ増分ラッチされてカラー
パレット１４のＣＬＫref と同期化される。データをＣ
ＬＫref に適切に同期化するのにどのような遅延が必要
であるかを想定しなければならないためこの解決方法に
は限界がある。さらに、コントローラチップ１２を介し
た遅延は温度、供給電圧、およびプロセス変動の強力な
関数であるため、遅延は常に変動する。第２の欠点は各
データビットについて多数のフリップフロップ１６ａ〜
１６ｄを必要とすることである。したがって、６４デー
タビットが到来する場合には２５６個のフリップフロッ
プが必要となり、１２８データビットが到来する場合に
は５１２個のフリップフロップが必要となる。言うまで
もなく、フリップフロップの個数が多いとカラーパレッ
ト内の占有面積も大きくなり消費電力も望ましくないも
のとなる。
パレット１４の基準クロック信号ＣＬＫref 間の同期を
得るための従来技術の解決方法を図２に示す。図２にお
いて、互いに遅延が変動する各信号によりデータがフリ
ップフロップ１６ａ〜１６ｄへ増分ラッチされてカラー
パレット１４のＣＬＫref と同期化される。データをＣ
ＬＫref に適切に同期化するのにどのような遅延が必要
であるかを想定しなければならないためこの解決方法に
は限界がある。さらに、コントローラチップ１２を介し
た遅延は温度、供給電圧、およびプロセス変動の強力な
関数であるため、遅延は常に変動する。第２の欠点は各
データビットについて多数のフリップフロップ１６ａ〜
１６ｄを必要とすることである。したがって、６４デー
タビットが到来する場合には２５６個のフリップフロッ
プが必要となり、１２８データビットが到来する場合に
は５１２個のフリップフロップが必要となる。言うまで
もなく、フリップフロップの個数が多いとカラーパレッ
ト内の占有面積も大きくなり消費電力も望ましくないも
のとなる。
【０００４】
【発明が解決しようとする課題】回路面積および消費電
力を低減しながらコントローラチップとクロック信号の
遅延が変動するビデオパレットとを同期化させる方法を
提供することが本発明の一つの目的である。
力を低減しながらコントローラチップとクロック信号の
遅延が変動するビデオパレットとを同期化させる方法を
提供することが本発明の一つの目的である。
【０００５】
【課題を解決するための手段】コントローラチップ１２
のデータ信号をビデオ駆動方式１０におけるカラーパレ
ットチップ１２の基準クロック信号に同期化させる方法
は基準クロック信号周波数を変え、パレットチップ１２
からの出力クロック信号の位相を調整してコントローラ
チップ１２からの遅延と結合された出力クロックにより
変更された基準クロック信号と同期化された帰還クロッ
ク信号が発生されるようにし、データ信号を帰還クロッ
ク信号によりラッチして基準クロック信号に同期化させ
るステップを含んでいる。
のデータ信号をビデオ駆動方式１０におけるカラーパレ
ットチップ１２の基準クロック信号に同期化させる方法
は基準クロック信号周波数を変え、パレットチップ１２
からの出力クロック信号の位相を調整してコントローラ
チップ１２からの遅延と結合された出力クロックにより
変更された基準クロック信号と同期化された帰還クロッ
ク信号が発生されるようにし、データ信号を帰還クロッ
ク信号によりラッチして基準クロック信号に同期化させ
るステップを含んでいる。
【０００６】
【実施例】本発明の実施例、すなわち従来技術の同期化
解決策よりも占有面積および消費電力が少く、プロセ
ス、温度、もしくは供給電圧に無関係に基準クロック
（ＣＬＫref ）と帰還クロック（ＣＬＫin）の同期化を
行うカラーパレット１４内の同期化回路３０を図３に示
す。同期化された帰還クロックＣＬＫinを使用してコン
トローラチップ１２からのデータ（ＤＡＴＡin）がラッ
チされてデータがＣＬＫ ref に同期化される。同期化回
路３０には基準クロック信号ＣＬＫref を受信する分割
回路３２が含まれている。分割回路３２は位相同期ルー
プ回路（ＰＬＬ）３４に接続されている。ＰＬＬ３４は
（図示せぬ）コントローラチップ１２から帰還クロック
信号ＣＬＫinを受信し分割回路３２からも信号を受信し
てクロック信号ＣＬＫout を出力する。帰還クロック信
号ＣＬＫinはＤ型フリップフロップ３６にも接続され
る。フリップフロップ３６はそのデータ入力としてコン
トローラチップ１２から外部データ信号（ＤＡＴＡin）
を受信しかつそのクロック入力として帰還クロック信号
ＣＬＫinを受信してデータ信号（ＤＡＴＡout ）を出力
する。
解決策よりも占有面積および消費電力が少く、プロセ
ス、温度、もしくは供給電圧に無関係に基準クロック
（ＣＬＫref ）と帰還クロック（ＣＬＫin）の同期化を
行うカラーパレット１４内の同期化回路３０を図３に示
す。同期化された帰還クロックＣＬＫinを使用してコン
トローラチップ１２からのデータ（ＤＡＴＡin）がラッ
チされてデータがＣＬＫ ref に同期化される。同期化回
路３０には基準クロック信号ＣＬＫref を受信する分割
回路３２が含まれている。分割回路３２は位相同期ルー
プ回路（ＰＬＬ）３４に接続されている。ＰＬＬ３４は
（図示せぬ）コントローラチップ１２から帰還クロック
信号ＣＬＫinを受信し分割回路３２からも信号を受信し
てクロック信号ＣＬＫout を出力する。帰還クロック信
号ＣＬＫinはＤ型フリップフロップ３６にも接続され
る。フリップフロップ３６はそのデータ入力としてコン
トローラチップ１２から外部データ信号（ＤＡＴＡin）
を受信しかつそのクロック入力として帰還クロック信号
ＣＬＫinを受信してデータ信号（ＤＡＴＡout ）を出力
する。
【０００７】図３は次のように作動する。同期化回路３
０は実施例では２００ＭＨｚで作動する基準クロック信
号ＣＬＫref を取り入れそれを分割回路３２により５０
ＭＨｚへ分周する。他の作動周波数を使用することもで
きＣＬＫref の作動周波数は本実施例の周波数に限定さ
れないことを理解されたい。分割回路３２は当業者には
周知の標準カウンタとすることができ、別の実施例で
は、基準クロックＣＬＫ ref を例えば８分割もしくは１
６分割等の任意の値で分割することができる。分割回路
３２は（変更されたＣＬＫref と呼ぶことができる）５
０ＭＨｚ信号をＰＬＬ３４へ出力する。ＰＬＬ３４は分
割回路３２の出力および、やはり５０ＭＨｚで作動して
いる、帰還クロック信号ＣＬＫinを受信してＣＬＫinを
分割回路３２の出力に同期化させる。ＰＬＬ３４は出力
クロック信号ＣＬＫout の周波数を調整してＣＬＫinの
位相を調整することにより変更されたＣＬＫref とＣＬ
Ｋin間の同期化を得る。回路設計の当業者であれば位相
同期ループの周波数調整による同期化については周知と
思われる。次にＣＬＫout は（図１に示すように）コン
トローラチップ１２へ帰還されそこでコントローラチッ
プ１２のさまざまな標準動作による遅延が付加される。
コントローラチップ１２の出力クロックは帰還クロック
信号ＣＫＬinでありそれは次に（ＰＬＬ３４を介してＣ
ＬＫout に付加もしくは除去する遅延により）変更され
たＣＬＫref と同期化される。したがって、ＣＬＫinで
あるＰＬＬ３４の入力は基準クロックＣＬＫref と同期
化される。ＣＬＫinはその立上り縁でデータをラッチす
るフリップフロップ３６のクロック入力としても働く。
したがって、データは基準クロック信号ＣＬＫref に同
期化される。より正確には、データは変更されたＣＬＫ
ref である分割回路３２の出力信号に同期化される。し
かしながら、変更クロック基準信号（変更されたＣＬＫ
ref ）の遅延がＣＬＫref の半サイクルよりも小なけれ
ば、データとＣＬＫ ref との間の同期化は“有効に”同
期化されたとみなすのに充分近いものと考えられる。
０は実施例では２００ＭＨｚで作動する基準クロック信
号ＣＬＫref を取り入れそれを分割回路３２により５０
ＭＨｚへ分周する。他の作動周波数を使用することもで
きＣＬＫref の作動周波数は本実施例の周波数に限定さ
れないことを理解されたい。分割回路３２は当業者には
周知の標準カウンタとすることができ、別の実施例で
は、基準クロックＣＬＫ ref を例えば８分割もしくは１
６分割等の任意の値で分割することができる。分割回路
３２は（変更されたＣＬＫref と呼ぶことができる）５
０ＭＨｚ信号をＰＬＬ３４へ出力する。ＰＬＬ３４は分
割回路３２の出力および、やはり５０ＭＨｚで作動して
いる、帰還クロック信号ＣＬＫinを受信してＣＬＫinを
分割回路３２の出力に同期化させる。ＰＬＬ３４は出力
クロック信号ＣＬＫout の周波数を調整してＣＬＫinの
位相を調整することにより変更されたＣＬＫref とＣＬ
Ｋin間の同期化を得る。回路設計の当業者であれば位相
同期ループの周波数調整による同期化については周知と
思われる。次にＣＬＫout は（図１に示すように）コン
トローラチップ１２へ帰還されそこでコントローラチッ
プ１２のさまざまな標準動作による遅延が付加される。
コントローラチップ１２の出力クロックは帰還クロック
信号ＣＫＬinでありそれは次に（ＰＬＬ３４を介してＣ
ＬＫout に付加もしくは除去する遅延により）変更され
たＣＬＫref と同期化される。したがって、ＣＬＫinで
あるＰＬＬ３４の入力は基準クロックＣＬＫref と同期
化される。ＣＬＫinはその立上り縁でデータをラッチす
るフリップフロップ３６のクロック入力としても働く。
したがって、データは基準クロック信号ＣＬＫref に同
期化される。より正確には、データは変更されたＣＬＫ
ref である分割回路３２の出力信号に同期化される。し
かしながら、変更クロック基準信号（変更されたＣＬＫ
ref ）の遅延がＣＬＫref の半サイクルよりも小なけれ
ば、データとＣＬＫ ref との間の同期化は“有効に”同
期化されたとみなすのに充分近いものと考えられる。
【０００８】性能が向上するとカラーパレット１４は漸
増する周波数で内部作動し続けるため、図１におけるコ
ントローラチップ１２からのデータ信号とカラーパレッ
ト１４のＣＬＫref との同期化はきわめて重要である。
コントローラチップ１２およびカラーパレット１４は異
なる周波数で作動し内部タイミング遅延も異なるため、
コントローラチップ１２とカラーパレット１４間の遅延
内でのさまざまな動作のタイミングを指令するクロック
信号が異なる。さらに、遅延は温度、供給電圧およびプ
ロセス変動の関数であるため、コントローラチップ１２
とカラーパレット１４間の遅延が終止変動することは明
らかである。カラーパレット１４内の同期化回路３０は
プロセス状態だけでなく温度および供給電圧変動に無関
係にデータとＣＬＫref の同期化を行う。さらに、同期
化回路３０では（図２に示す）複数個のフリップフロッ
プが１個の位相同期ループ回路３４と置換されてカラー
パレット１４の面積および消費電力が著しく低減され
る。
増する周波数で内部作動し続けるため、図１におけるコ
ントローラチップ１２からのデータ信号とカラーパレッ
ト１４のＣＬＫref との同期化はきわめて重要である。
コントローラチップ１２およびカラーパレット１４は異
なる周波数で作動し内部タイミング遅延も異なるため、
コントローラチップ１２とカラーパレット１４間の遅延
内でのさまざまな動作のタイミングを指令するクロック
信号が異なる。さらに、遅延は温度、供給電圧およびプ
ロセス変動の関数であるため、コントローラチップ１２
とカラーパレット１４間の遅延が終止変動することは明
らかである。カラーパレット１４内の同期化回路３０は
プロセス状態だけでなく温度および供給電圧変動に無関
係にデータとＣＬＫref の同期化を行う。さらに、同期
化回路３０では（図２に示す）複数個のフリップフロッ
プが１個の位相同期ループ回路３４と置換されてカラー
パレット１４の面積および消費電力が著しく低減され
る。
【０００９】実施例を参照として本発明を説明してきた
が、本明細書は制約的意味合いを有するものではない。
当業者であれば本明細書を読めば開示された実施例のさ
まざまな修正例や他の実施例が自明であると思われる。
このような修正や実施例は全て特許請求の範囲内に入る
ものとする。
が、本明細書は制約的意味合いを有するものではない。
当業者であれば本明細書を読めば開示された実施例のさ
まざまな修正例や他の実施例が自明であると思われる。
このような修正や実施例は全て特許請求の範囲内に入る
ものとする。
【００１０】以上の説明に関して更に以下の項を開示す
る。 （１）．コントローラチップのデータ信号をビデオ駆動
方式におけるカラーパレットチップの基準クロック信号
に同期化させる方法であって、該方法は、基準クロック
信号周波数を、コントロールチップの帰還クロック信号
の周波数と同じとなるように変えるステップと、出力ク
ロック信号の位相を、コントローラチップからの遅延と
結合された出力クロック信号が帰還クロック信号を形成
し、帰還クロック信号および変更された基準クロック信
号が同期化されるように調整するステップと、データ信
号を帰還クロック信号により、データを基準クロック信
号に同期化させるようにラッチするステップと、からな
るデータ信号同期化方法。
る。 （１）．コントローラチップのデータ信号をビデオ駆動
方式におけるカラーパレットチップの基準クロック信号
に同期化させる方法であって、該方法は、基準クロック
信号周波数を、コントロールチップの帰還クロック信号
の周波数と同じとなるように変えるステップと、出力ク
ロック信号の位相を、コントローラチップからの遅延と
結合された出力クロック信号が帰還クロック信号を形成
し、帰還クロック信号および変更された基準クロック信
号が同期化されるように調整するステップと、データ信
号を帰還クロック信号により、データを基準クロック信
号に同期化させるようにラッチするステップと、からな
るデータ信号同期化方法。
【００１１】（２）．第１項記載の方法であって、出力
クロック信号の位相調整は、帰還クロック信号の位相を
変更された基準クロック信号の位相と比較し、帰還クロ
ック信号と変更された基準クロック信号の位相が同期化
されるまで出力クロック信号の周波数を調整する、ステ
ップからなるデータ信号同期化方法。
クロック信号の位相調整は、帰還クロック信号の位相を
変更された基準クロック信号の位相と比較し、帰還クロ
ック信号と変更された基準クロック信号の位相が同期化
されるまで出力クロック信号の周波数を調整する、ステ
ップからなるデータ信号同期化方法。
【００１２】（３）．コントローラチップのデータ信号
をビデオ駆動方式におけるカラーパレットの基準クロッ
ク信号に同期化させる同期化回路であって、該回路は、
基準クロック信号を入力とし変更された基準クロック信
号を出力とする分割回路であって、変更された基準クロ
ック信号の周波数が基準クロック信号の周波数の端数で
ある前記分割回路と、変更された基準クロック信号を第
１の入力とし帰還クロック信号を第２の入力とする分割
回路に接続された位相調整回路であって、変更された基
準クロック信号と帰還クロック信号の周波数は等しく、
位相調整回路は出力クロック信号も有し、帰還クロック
信号は出力クロック信号の遅延関数であり、出力クロッ
ク信号と帰還クロック信号間の遅延は温度、供給電圧、
およびプロセス変動に関して変動し、位相調整回路は変
更されたクロック信号と帰還クロック信号との位相関係
に応答して出力クロック信号に対して遅延を付加もしく
は除去して帰還クロック信号が変更された基準クロック
信号に同期化されるようにする前記位相調整回路と、帰
還クロック信号に接続されたイネーブル入力と、データ
信号に接続されたデータ入力と、出力とを有するデータ
記憶素子であって帰還クロック信号によりデータ信号が
データ記憶素子の出力にラッチされてデータ信号が基準
クロック信号に同期化される前記データ記憶素子、を具
備するデータ信号同期化回路。
をビデオ駆動方式におけるカラーパレットの基準クロッ
ク信号に同期化させる同期化回路であって、該回路は、
基準クロック信号を入力とし変更された基準クロック信
号を出力とする分割回路であって、変更された基準クロ
ック信号の周波数が基準クロック信号の周波数の端数で
ある前記分割回路と、変更された基準クロック信号を第
１の入力とし帰還クロック信号を第２の入力とする分割
回路に接続された位相調整回路であって、変更された基
準クロック信号と帰還クロック信号の周波数は等しく、
位相調整回路は出力クロック信号も有し、帰還クロック
信号は出力クロック信号の遅延関数であり、出力クロッ
ク信号と帰還クロック信号間の遅延は温度、供給電圧、
およびプロセス変動に関して変動し、位相調整回路は変
更されたクロック信号と帰還クロック信号との位相関係
に応答して出力クロック信号に対して遅延を付加もしく
は除去して帰還クロック信号が変更された基準クロック
信号に同期化されるようにする前記位相調整回路と、帰
還クロック信号に接続されたイネーブル入力と、データ
信号に接続されたデータ入力と、出力とを有するデータ
記憶素子であって帰還クロック信号によりデータ信号が
データ記憶素子の出力にラッチされてデータ信号が基準
クロック信号に同期化される前記データ記憶素子、を具
備するデータ信号同期化回路。
【００１３】（４）．第３項記載の回路であって、分割
回路がカウンターを具備する、データ信号同期化回路。
回路がカウンターを具備する、データ信号同期化回路。
【００１４】（５）．第４項記載の回路であって、前記
カウンターはプログラマブルカウンターを含むデータ信
号同期化回路。 （６）．第３項記載の回路であって、前記位相調整回路
が位相ロックループを含むデータ信号同期化回路。
カウンターはプログラマブルカウンターを含むデータ信
号同期化回路。 （６）．第３項記載の回路であって、前記位相調整回路
が位相ロックループを含むデータ信号同期化回路。
【００１５】（７）．第３項記載の回路であって、前記
データ記憶素子がラッチを含むデータ信号同期化回路。 （８）．第３項記載の回路であって、前記データ記憶素
子がフリップフロップを含むデータ信号同期化回路。
データ記憶素子がラッチを含むデータ信号同期化回路。 （８）．第３項記載の回路であって、前記データ記憶素
子がフリップフロップを含むデータ信号同期化回路。
【００１６】（９）．コントローラチップ１２のデータ
信号をビデオ駆動方式１０におけるカラーパレットチッ
プ１２の基準クロック信号に同期化させる方法は基準ク
ロック信号周波数を変更し、パレットチップ１２からの
出力クロック信号の位相を調整してコントローラチップ
１２からの遅延と結合された出力クロック信号により帰
還クロック信号が発生されて変更された基準クロック信
号と同期化され、データ信号を帰還クロック信号により
ラッチしてデータ信号を基準クロック信号に同期化させ
る、ステップを含んでいる。
信号をビデオ駆動方式１０におけるカラーパレットチッ
プ１２の基準クロック信号に同期化させる方法は基準ク
ロック信号周波数を変更し、パレットチップ１２からの
出力クロック信号の位相を調整してコントローラチップ
１２からの遅延と結合された出力クロック信号により帰
還クロック信号が発生されて変更された基準クロック信
号と同期化され、データ信号を帰還クロック信号により
ラッチしてデータ信号を基準クロック信号に同期化させ
る、ステップを含んでいる。
【図１】ビデオ回路１０を示す従来技術のブロック図。
【図２】同期化方法を示す従来技術の回路図。
【図３】本発明の実施例、すなわちプロセス、温度、も
しくは供給電圧変動に無関係なビデオ回路１０のビデオ
パレット１４内の同期化回路３０の回路図。
しくは供給電圧変動に無関係なビデオ回路１０のビデオ
パレット１４内の同期化回路３０の回路図。
１０ ビデオ駆動方式 １２ カラーパレットチップ １４ カラーパレット １６ａ〜１６ｄ フリップフロップ ３０ 同期化回路 ３２ 分割回路 ３４ 位相同期ループ ３６ Ｄ型フリップフロップ
Claims (2)
- 【請求項１】 コントローラチップのデータ信号とビデ
オ駆動方式におけるカラーパレットチップの基準クロッ
ク信号に同期化させる方法であって、該方法は、 基準クロック信号周波数をコントローラチップの帰還ク
ロック信号の周波数と同じになるように変えるステップ
と、 コントローラチップからの遅延と結合された出力クロッ
ク信号が帰還クロック信号を形成し、帰還クロック信号
と変化させた基準クロック信号が同期化されるように出
力クロック信号の位相を調整するステップと、 データが基準クロック信号と同期化されるようにデータ
信号を帰還クロック信号でラッチするステップと、 からなるデータ信号同期化方法。 - 【請求項２】 コントローラチップのデータ信号をビデ
オ駆動方式におけるカラーパレットチップの基準クロッ
ク信号に同期化させる回路であって、該回路は、 基準クロック信号を入力とし変更された基準クロック信
号を出力とする分割回路であって、変更された基準クロ
ック信号の周波数が基準クロック信号の周波数の端数と
なる前記分割回路と、 変化させた基準クロック信号を第１の入力とし帰還クロ
ック信号を第２の入力とする分割回路に接続された位相
調整回路であって、変更された基準クロック信号と帰還
クロック信号の周波数が等しく、位相調整回路も出力ク
ロック信号を有し、帰還クロック信号は出力クロック信
号の遅延関数であり、出力クロック信号および帰還クロ
ック信号間の遅延は温度、供給電圧、およびプロセスの
変動によって変動し、位相調整回路は変更されたクロッ
ク信号と帰還クロック信号間の位相関係に応答して出力
クロック信号に対して遅延を付加もしくは除去して帰還
クロック信号が変更された基準クロック信号と同期化さ
れるようにする前記位相調整回路と、 帰還クロック信号に接続されるイネーブル入力と、デー
タ信号に接続されるデータ入力と、出力とを有するデー
タ記憶素子であって、帰還クロック信号によりデータ信
号がデータ記憶素子の出力にラッチされてデータ信号が
基準クロック信号に同期化される前記データ記憶素子
と、 を具備するデータ信号同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198382A JPH0879556A (ja) | 1994-08-23 | 1994-08-23 | コントローラチップのデータ信号同期化方法および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6198382A JPH0879556A (ja) | 1994-08-23 | 1994-08-23 | コントローラチップのデータ信号同期化方法および回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0879556A true JPH0879556A (ja) | 1996-03-22 |
Family
ID=16390200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6198382A Pending JPH0879556A (ja) | 1994-08-23 | 1994-08-23 | コントローラチップのデータ信号同期化方法および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0879556A (ja) |
-
1994
- 1994-08-23 JP JP6198382A patent/JPH0879556A/ja active Pending
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