JPH05327679A - 同期信号発生装置 - Google Patents
同期信号発生装置Info
- Publication number
- JPH05327679A JPH05327679A JP4123113A JP12311392A JPH05327679A JP H05327679 A JPH05327679 A JP H05327679A JP 4123113 A JP4123113 A JP 4123113A JP 12311392 A JP12311392 A JP 12311392A JP H05327679 A JPH05327679 A JP H05327679A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- system clock
- oscillator
- signal generator
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 デジタル機器内の２種類のシステムクロック
間の同期タイミングをとる。 【構成】 デジタル機器において、それらの公約数とな
る周波数が存在する２種類のシステムクロックがあり、
その入力端４に基本となる一方のシステムクロックもし
くは最大公約数となる周波数ｆｃを同期入力信号とし、
発振周波数を他の一方のシステムクロックの周波数ｆ2
に設定された発振器３を主体とする同期信号発生装置。 【効果】 同期入力信号の安定度が装置の安定度を決め
る為、発振器や周辺素子が簡素化でき、かつ安価な部品
で構成できるためコストダウン、省スペースが可能であ
る。
間の同期タイミングをとる。 【構成】 デジタル機器において、それらの公約数とな
る周波数が存在する２種類のシステムクロックがあり、
その入力端４に基本となる一方のシステムクロックもし
くは最大公約数となる周波数ｆｃを同期入力信号とし、
発振周波数を他の一方のシステムクロックの周波数ｆ2
に設定された発振器３を主体とする同期信号発生装置。 【効果】 同期入力信号の安定度が装置の安定度を決め
る為、発振器や周辺素子が簡素化でき、かつ安価な部品
で構成できるためコストダウン、省スペースが可能であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号を扱う音
響装置のシステムクロックの制御手法に関するものであ
る。
響装置のシステムクロックの制御手法に関するものであ
る。
【０００２】
【従来の技術】従来はデジタル信号を扱う音響装置にお
いてシステムクロックが同一機器内に２種類以上存在す
る場合、基本となる一方のシステムクロックと他の一方
のシステムクロックとの同期をとる手法としてＰＬＬ制
御方式が採用されてきた。
いてシステムクロックが同一機器内に２種類以上存在す
る場合、基本となる一方のシステムクロックと他の一方
のシステムクロックとの同期をとる手法としてＰＬＬ制
御方式が採用されてきた。
【０００３】図３にその基本的な構成を示すが位相比較
器、ループフィルタ及び電圧制御発振器の３要素からな
り立っている。ＰＬＬ制御についてはその技術、動作原
理が広く知られているので基本動作説明は省略するが、
特徴として制御をかける周波数間に特別な関係がなくて
も適切な回路設計をする事により安定な制御ができる事
が上げられる。又、一方設計上要求される一般的な条件
としては、温度特性等の動作環境変化による電圧制御発
振器の周波数変動をカバーする事、早い応答特性である
事、入力雑音の影響が少ない事等が上げられる。
器、ループフィルタ及び電圧制御発振器の３要素からな
り立っている。ＰＬＬ制御についてはその技術、動作原
理が広く知られているので基本動作説明は省略するが、
特徴として制御をかける周波数間に特別な関係がなくて
も適切な回路設計をする事により安定な制御ができる事
が上げられる。又、一方設計上要求される一般的な条件
としては、温度特性等の動作環境変化による電圧制御発
振器の周波数変動をカバーする事、早い応答特性である
事、入力雑音の影響が少ない事等が上げられる。
【０００４】これらの要求を満足させるためにループフ
ィルタの次数を変えたり、各構成要素を別々のＩＣによ
る構成からワンチップ化を進めたりといった取り組みで
今日は性能の良いＰＬＬ制御方式を採用する事が可能と
なってきた。
ィルタの次数を変えたり、各構成要素を別々のＩＣによ
る構成からワンチップ化を進めたりといった取り組みで
今日は性能の良いＰＬＬ制御方式を採用する事が可能と
なってきた。
【０００５】
【発明が解決しようとする課題】このように従来のＰＬ
Ｌ制御方式は２つの周波数間に特別な関係がなくてもシ
ステムクロック間の同期を取れるという大きな特徴があ
る一方回路規模が大きく一般的にコストが高くなるとい
う欠点を有している。
Ｌ制御方式は２つの周波数間に特別な関係がなくてもシ
ステムクロック間の同期を取れるという大きな特徴があ
る一方回路規模が大きく一般的にコストが高くなるとい
う欠点を有している。
【０００６】本発明は上記問題点に鑑み、低コストで２
つの周波数間の同期を取ることが可能な同期信号発生装
置を提供することを目的としているものである。
つの周波数間の同期を取ることが可能な同期信号発生装
置を提供することを目的としているものである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の同期信号発生装置は基本となる一方のシステ
ムクロックと、他の一方のシステムクロック間に公約数
となる周波数が存在する時に、他の一方のシステムクロ
ックの周波数に発振周波数が設定された発振器と、その
入力端に基本となる一方のシステムクロック又は最大公
約数に等しい周波数を同期入力信号として印加する事を
特徴とする同期信号発生装置である。
に本発明の同期信号発生装置は基本となる一方のシステ
ムクロックと、他の一方のシステムクロック間に公約数
となる周波数が存在する時に、他の一方のシステムクロ
ックの周波数に発振周波数が設定された発振器と、その
入力端に基本となる一方のシステムクロック又は最大公
約数に等しい周波数を同期入力信号として印加する事を
特徴とする同期信号発生装置である。
【０００８】
【作用】本発明は２種類の周波数の異なるシステムクロ
ック間の同期を安定にかつ低コストで実現する同期信号
発生装置を提供するものである。
ック間の同期を安定にかつ低コストで実現する同期信号
発生装置を提供するものである。
【０００９】
【実施例】以下、本発明の同期信号発生装置の実施例に
ついて図面を参照しながら詳細に説明する。
ついて図面を参照しながら詳細に説明する。
【００１０】図１は本発明の１実施例における同期信号
発生装置の構成を示すものである。図１において、１は
基本となるシステムクロック源、２は分周回路、３は発
振器、４、５はそれぞれ発振器３の入力端子及び出力端
子である。
発生装置の構成を示すものである。図１において、１は
基本となるシステムクロック源、２は分周回路、３は発
振器、４、５はそれぞれ発振器３の入力端子及び出力端
子である。
【００１１】本実施例において以下にその動作の説明を
する。図１においてシステムクロック源１の周波数をｆ
1、分周回路２の分周比をＮ、発振器３の入力端子４に
おける周波数をｆc、発振器３の出力端子５における周
波数をｆoscとする。
する。図１においてシステムクロック源１の周波数をｆ
1、分周回路２の分周比をＮ、発振器３の入力端子４に
おける周波数をｆc、発振器３の出力端子５における周
波数をｆoscとする。
【００１２】必要な第２のシステムクロックの周波数を
ｆ2であるとすると、基本となる一方のシステムクロッ
クの周波数ｆ1と他の一方のシステムクロックの周波数
ｆ2には公約数なる周波数が存在するとしてその中で最
大公約数の周波数をｆ12とすると以下の関係式が成り立
つ。
ｆ2であるとすると、基本となる一方のシステムクロッ
クの周波数ｆ1と他の一方のシステムクロックの周波数
ｆ2には公約数なる周波数が存在するとしてその中で最
大公約数の周波数をｆ12とすると以下の関係式が成り立
つ。
【００１３】
【数１】
【００１４】
【数２】
【００１５】また図１においてｆ1とｆcには
【００１６】
【数３】
【００１７】なる関係が成立する。ここで分周回路２の
分周比ＮをＮ1と同一に設定するとｆ1とｆ2との最大公
約数なる周波数ｆ12はｆcと同一となる。
分周比ＮをＮ1と同一に設定するとｆ1とｆ2との最大公
約数なる周波数ｆ12はｆcと同一となる。
【００１８】一方発振器３の発振周波数をｆoscとする
と
と
【００１９】
【数４】
【００２０】となるが、ｆoscを必要とする他の一方の
システムクロックの周波数ｆ2に近い値になる様、Ｌ、
Ｃ1、Ｃ2、Ｃ3等の各定数を設定することにより発振周
波数ｆoscは
システムクロックの周波数ｆ2に近い値になる様、Ｌ、
Ｃ1、Ｃ2、Ｃ3等の各定数を設定することにより発振周
波数ｆoscは
【００２１】
【数５】
【００２２】のように入力信号ｆcのＮ2なる整数倍の周
波数付近で安定しようとする。これは発振器のＱや同期
入力信号ｆcの入力レベルをＲやＣ1、Ｃ2、Ｃ3の値を適
切に設定することにより引き込み現象が起こり入力信号
ｆcの高調波成分の内、第（Ｎ2）次高調波により発振周
波数ｆoscに同期がかかる為である。
波数付近で安定しようとする。これは発振器のＱや同期
入力信号ｆcの入力レベルをＲやＣ1、Ｃ2、Ｃ3の値を適
切に設定することにより引き込み現象が起こり入力信号
ｆcの高調波成分の内、第（Ｎ2）次高調波により発振周
波数ｆoscに同期がかかる為である。
【００２３】この様な同期発振状態となると、発振周波
数ｆoscの安定度は同期入力信号の源信号である基本の
システムクロックｆ1の安定度が支配的となり、更に構
成が簡単な為時間遅れやジッター歪を発生する要因もほ
とんどない安定な状態となる。従って基本のシステムク
ロックｆ1の安定度さえ確保すれば本同期信号発生装置
の主要な構成部分の発振器としてインバータ等の安価な
ロジック素子が使用でき、更にコイル、コンデンサ等の
周辺部品も特に精密な部品を使用する事が無くても安定
な状態となる。
数ｆoscの安定度は同期入力信号の源信号である基本の
システムクロックｆ1の安定度が支配的となり、更に構
成が簡単な為時間遅れやジッター歪を発生する要因もほ
とんどない安定な状態となる。従って基本のシステムク
ロックｆ1の安定度さえ確保すれば本同期信号発生装置
の主要な構成部分の発振器としてインバータ等の安価な
ロジック素子が使用でき、更にコイル、コンデンサ等の
周辺部品も特に精密な部品を使用する事が無くても安定
な状態となる。
【００２４】更に基本となる一方のシステムクロックの
周波数ｆ1と他の一方のシステムクロックの周波数ｆ2に
周波数ｆ1と他の一方のシステムクロックの周波数ｆ2に
【００２５】
【数６】
【００２６】なる関係がある時は図１の分周回路２は不
要となり基本となるシステムクロックの周波数ｆ1をそ
のまま同期入力信号とする事ができ、より一層装置の簡
素化が可能である。
要となり基本となるシステムクロックの周波数ｆ1をそ
のまま同期入力信号とする事ができ、より一層装置の簡
素化が可能である。
【００２７】図２は本発明のその他の実施例における同
期信号発生装置の回路図である。図２において１から５
は図１と同様の構成である。６は波形整形回路、７は基
本となる一方のシステムクロックｆ1で動作する回路ブ
ロックで８は他の一方のシステムクロックｆ2で動作す
る回路ブロックである。回路ブロック７と回路ブロック
８の間は基本となる一方のシステムクロックｆ1に同期
がとれたデジタル信号データ線が接続されている。
期信号発生装置の回路図である。図２において１から５
は図１と同様の構成である。６は波形整形回路、７は基
本となる一方のシステムクロックｆ1で動作する回路ブ
ロックで８は他の一方のシステムクロックｆ2で動作す
る回路ブロックである。回路ブロック７と回路ブロック
８の間は基本となる一方のシステムクロックｆ1に同期
がとれたデジタル信号データ線が接続されている。
【００２８】本実施例では基本となる一方のシステムク
ロック源１として水晶発振子を使用した例であり、その
周波数ｆ1として一般的なデジタルオーディオ機器に使
用されている 512・ｆs、他の一方のシステムクロック
ｆ2は384・ｆsとして考える事とする。ただしｆsはサン
プリング周波数の事で一般的には44.1kHzもしくは48kHz
と考えれば良い。
ロック源１として水晶発振子を使用した例であり、その
周波数ｆ1として一般的なデジタルオーディオ機器に使
用されている 512・ｆs、他の一方のシステムクロック
ｆ2は384・ｆsとして考える事とする。ただしｆsはサン
プリング周波数の事で一般的には44.1kHzもしくは48kHz
と考えれば良い。
【００２９】このような条件で構成されている同期信号
発生装置について以下にその動作説明をする。
発生装置について以下にその動作説明をする。
【００３０】基本となる一方のシステムクロックｆ1と
他の一方のシステムクロックｆ2との最大公約数となる
周波数として128・ｆsがあるので分周回路２の分周比Ｎ
を４と設定すれば良い。この時発振器３の入力端子４に
おける周波数をｆcは
他の一方のシステムクロックｆ2との最大公約数となる
周波数として128・ｆsがあるので分周回路２の分周比Ｎ
を４と設定すれば良い。この時発振器３の入力端子４に
おける周波数をｆcは
【００３１】
【数７】
【００３２】となる。又、発振器３の発振周波数ｆosc
をＬ、Ｃ1、Ｃ2、Ｃ3等の各定数を適切に設定すること
により384・ｆsに近い周波数にすることは容易である。
をＬ、Ｃ1、Ｃ2、Ｃ3等の各定数を適切に設定すること
により384・ｆsに近い周波数にすることは容易である。
【００３３】又、発振器３の入力端子４に印加される周
波数ｆcは一般的には完全な正弦波でないので第３次高
調波成分が384・ｆsとなり、発振器３の発振周波数ｆos
cと近い周波数となるので前記第一の実施例での説明と
同様に発振回路のＱ、印加注入信号レベルが適切に設定
されれば発振器３は同期発振状態となりその発振周波数
ｆoscは同期入力信号ｆcにより引き込まれ、位相も基本
となる一方のシステムクロックｆ1と同期し、又周波数
も384・ｆsと求める他の一方のシステムクロックｆ2と
一致する。
波数ｆcは一般的には完全な正弦波でないので第３次高
調波成分が384・ｆsとなり、発振器３の発振周波数ｆos
cと近い周波数となるので前記第一の実施例での説明と
同様に発振回路のＱ、印加注入信号レベルが適切に設定
されれば発振器３は同期発振状態となりその発振周波数
ｆoscは同期入力信号ｆcにより引き込まれ、位相も基本
となる一方のシステムクロックｆ1と同期し、又周波数
も384・ｆsと求める他の一方のシステムクロックｆ2と
一致する。
【００３４】この発振器３の同期発振周波数ｆosc（＝
ｆ2）出力を波形整形回路６を通して適切なレベル、波
形にすることにより他の一方のシステムクロックｆ2に
より動作する回路ブロック８に供給することができる。
この結果回路ブロック７と回路ブロック８間で受け渡し
のされるデジタル信号データは問題なく処理することが
可能となる。
ｆ2）出力を波形整形回路６を通して適切なレベル、波
形にすることにより他の一方のシステムクロックｆ2に
より動作する回路ブロック８に供給することができる。
この結果回路ブロック７と回路ブロック８間で受け渡し
のされるデジタル信号データは問題なく処理することが
可能となる。
【００３５】
【発明の効果】以上のように本発明によれば同一機器内
に周波数が異なるシステムクロックが２種類存在し、基
本となる一方のシステムクロックと他の一方のシステム
クロック間に公約数となる周波数が存在する時に、基本
となる一方のシステムクロック又は最大公約数に等しい
周波数を同期入力信号とすることにより、基本となる一
方のシステムクロックと同期がとれた他の一方のシステ
ムクロックの周波数と等しい周波数を発生する同期信号
発生装置を低コストで実現することができる。
に周波数が異なるシステムクロックが２種類存在し、基
本となる一方のシステムクロックと他の一方のシステム
クロック間に公約数となる周波数が存在する時に、基本
となる一方のシステムクロック又は最大公約数に等しい
周波数を同期入力信号とすることにより、基本となる一
方のシステムクロックと同期がとれた他の一方のシステ
ムクロックの周波数と等しい周波数を発生する同期信号
発生装置を低コストで実現することができる。
【図１】本発明の１実施例における同期信号発生装置の
ブロック図である。
ブロック図である。
【図２】本発明のその他の実施例における同期信号発生
装置の回路図である。
装置の回路図である。
【図３】従来のＰＬＬ制御方式で構成された同期制御装
置のブロック図である。
置のブロック図である。
１ 基本となるシステムクロック源 ２ 分周回路 ３ 発振器 ４ 発振器３の入力端子 ５ 発振器３の出力端子 ６ 波形整形回路 ７ システムクロックｆ1で動作する回路ブロック ８ システムクロックｆ2で動作する回路ブロック １０ 位相比較器 １１ ループフィルター １２ 電圧制御発振器
Claims (1)
- 【請求項１】デジタル信号を扱う音響装置において、周
波数が異なるシステムクロックが同一機器内に２種類存
在し、基本となる一方のシステムクロックと他の一方の
システムクロック間に公約数となる周波数が存在する時
に、他の一方のシステムクロックの周波数に発振周波数
が設定された発振器と、その入力端に基本となる一方の
システムクロック又は最大公約数に等しい周波数を同期
入力信号として印加する事を特徴とする同期信号発生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12311392A JP3147487B2 (ja) | 1992-05-15 | 1992-05-15 | 同期信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12311392A JP3147487B2 (ja) | 1992-05-15 | 1992-05-15 | 同期信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05327679A true JPH05327679A (ja) | 1993-12-10 |
| JP3147487B2 JP3147487B2 (ja) | 2001-03-19 |
Family
ID=14852505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12311392A Expired - Fee Related JP3147487B2 (ja) | 1992-05-15 | 1992-05-15 | 同期信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3147487B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007515003A (ja) * | 2003-12-09 | 2007-06-07 | クカ ロボーター ゲゼルシヤフト ミット ベシュレンクテル ハフツング | 連携して動作する異なる機器の作動方法及び装置 |
-
1992
- 1992-05-15 JP JP12311392A patent/JP3147487B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007515003A (ja) * | 2003-12-09 | 2007-06-07 | クカ ロボーター ゲゼルシヤフト ミット ベシュレンクテル ハフツング | 連携して動作する異なる機器の作動方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3147487B2 (ja) | 2001-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |