JPS62172819A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS62172819A JPS62172819A JP61015242A JP1524286A JPS62172819A JP S62172819 A JPS62172819 A JP S62172819A JP 61015242 A JP61015242 A JP 61015242A JP 1524286 A JP1524286 A JP 1524286A JP S62172819 A JPS62172819 A JP S62172819A
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- JP
- Japan
- Prior art keywords
- resistor
- signal
- phase
- value
- active filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 12
- 230000010355 oscillation Effects 0.000 claims abstract description 9
- 230000001360 synchronised effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000013016 damping Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は磁気記録再生装置の位相同期回路に関する。特
に、磁気ディスク装置などのクロックパルス再生手段に
関する。
に、磁気ディスク装置などのクロックパルス再生手段に
関する。
本発明は、到来するデータ信号と比較するクロック信号
を発生する電圧制御発振器に与える電圧信号を生成する
アクティブフィルタを有する位相同期回路において、 このアクティブフィルタの入力端と、帰還インピーダン
スを構成する直列に接続されたコンデンサと抵抗器との
接続点との間に、周波数ステップ入力時に抵抗器を挿入
することにより、位相同期に際して、同期周波数範囲を
拡大すると共に引き込み時間を短縮することができるよ
うにしたものである。
を発生する電圧制御発振器に与える電圧信号を生成する
アクティブフィルタを有する位相同期回路において、 このアクティブフィルタの入力端と、帰還インピーダン
スを構成する直列に接続されたコンデンサと抵抗器との
接続点との間に、周波数ステップ入力時に抵抗器を挿入
することにより、位相同期に際して、同期周波数範囲を
拡大すると共に引き込み時間を短縮することができるよ
うにしたものである。
従来例位相同期回路は、第２図に示すように、入力デー
タ信号Ｓ１０と電圧制御発振器１２の出力であるクロッ
ク信号Ｓ１１との位相差を位相比較器１゜で位相差信号
３１として検出し、アクティブフィルタ１１で位相差信
号Ｓ１に対応する電位を有する発振周波数制御信号に変
換し、これを電圧制御発振器１２に供給して電圧制御発
振器１２の出力であるクロック信号Ｓｌｌを入力データ
信号ＳＩＯに同期するように構成されている。
タ信号Ｓ１０と電圧制御発振器１２の出力であるクロッ
ク信号Ｓ１１との位相差を位相比較器１゜で位相差信号
３１として検出し、アクティブフィルタ１１で位相差信
号Ｓ１に対応する電位を有する発振周波数制御信号に変
換し、これを電圧制御発振器１２に供給して電圧制御発
振器１２の出力であるクロック信号Ｓｌｌを入力データ
信号ＳＩＯに同期するように構成されている。
第３図はこの位相同期回路の同期特性を設定するアクテ
ィブフィルタを示す。位相同期回路の同期特性は一般的
に自然角周波数と減衰定数とにより決定され、自然角周
波数は抵抗器２０の値の平方根に反比例し、減衰定数は
抵抗器２０の値の平方根に反比例し抵抗器２１の値に比
例する。従来例位相同期回路では、周波数ステップ入力
（入力周波数の切換）時に第４図に示すように抵抗器２
０に並列に抵抗器３３をアナログスイッチとなるＦＥＴ
トランジスタ３０により接続し、自然角周波数を高く
して同期周波数範囲を広げる方法が用いられていた。
ィブフィルタを示す。位相同期回路の同期特性は一般的
に自然角周波数と減衰定数とにより決定され、自然角周
波数は抵抗器２０の値の平方根に反比例し、減衰定数は
抵抗器２０の値の平方根に反比例し抵抗器２１の値に比
例する。従来例位相同期回路では、周波数ステップ入力
（入力周波数の切換）時に第４図に示すように抵抗器２
０に並列に抵抗器３３をアナログスイッチとなるＦＥＴ
トランジスタ３０により接続し、自然角周波数を高く
して同期周波数範囲を広げる方法が用いられていた。
このような従来例位相同期回路では、アクティブフィル
タ１１の入力抵抗器２０と抵抗器３３とをＦＥＴトラン
ジスタ３０により周波数ステップ入力時に並列接続する
ことにより同期周波数範囲を拡大しているが、それに伴
い減衰定数が大となり同期完了までの引込み時間が増加
する欠点がある。
タ１１の入力抵抗器２０と抵抗器３３とをＦＥＴトラン
ジスタ３０により周波数ステップ入力時に並列接続する
ことにより同期周波数範囲を拡大しているが、それに伴
い減衰定数が大となり同期完了までの引込み時間が増加
する欠点がある。
本発明は、このような欠点を解決するもので、周波数ス
テップ入力時に同期周波数範囲を拡大するとともに高速
の引込み時間を実現する位相同期回路を提供することを
目的とする。
テップ入力時に同期周波数範囲を拡大するとともに高速
の引込み時間を実現する位相同期回路を提供することを
目的とする。
本発明は、到来するデータ信号とクロック信号との位相
差に相応の位相差信号を生成する位相比較器と、この位
相差信号に基づいて発振周波数制御信号を生成するアク
ティブフィルタと、この発振周波数制御信号の電圧値に
相応の周波数を有する上記クロック信号を生成する電圧
制御発振器とを備え、上記アクティブフィルタは、上記
位相差信号を入力する演算増幅器と、このアクティブフ
ィルタの入力端子とこの演算増幅器の負入力端子との間
の経路に挿入された第一の抵抗器と、一端が上記アクテ
ィブフィルタの負入力端子に接続された第二の抵抗器と
、この第二の抵抗器の他端と上記演算増幅器の出力端子
との間の経路に挿入されたコンデンサとを備えた位相同
期回路において、上記第二の抵抗器と上記コンデンサと
の接続点と上記アクティブフィルタの入力端子との間の
経路に、第三の抵抗器と、この経路を開閉するスイッチ
ング素子とが挿入されたことを特徴とする。
差に相応の位相差信号を生成する位相比較器と、この位
相差信号に基づいて発振周波数制御信号を生成するアク
ティブフィルタと、この発振周波数制御信号の電圧値に
相応の周波数を有する上記クロック信号を生成する電圧
制御発振器とを備え、上記アクティブフィルタは、上記
位相差信号を入力する演算増幅器と、このアクティブフ
ィルタの入力端子とこの演算増幅器の負入力端子との間
の経路に挿入された第一の抵抗器と、一端が上記アクテ
ィブフィルタの負入力端子に接続された第二の抵抗器と
、この第二の抵抗器の他端と上記演算増幅器の出力端子
との間の経路に挿入されたコンデンサとを備えた位相同
期回路において、上記第二の抵抗器と上記コンデンサと
の接続点と上記アクティブフィルタの入力端子との間の
経路に、第三の抵抗器と、この経路を開閉するスイッチ
ング素子とが挿入されたことを特徴とする。
第三の抵抗器が挿入されていない状態では、位相差信号
は第一の抵抗器と帰還インピーダンスを構成する第二の
抵抗器とコンデンサで決定される定数で積分されて発振
周波数制御信号が生成される。このときに位相同期回路
の自然角周波数は第一の抵抗器の抵抗値の平方根に反比
例し、減衰定数は第一の抵抗器の抵抗値の平方根に反比
例すると共に第二の抵抗器の抵抗値に比例する。
は第一の抵抗器と帰還インピーダンスを構成する第二の
抵抗器とコンデンサで決定される定数で積分されて発振
周波数制御信号が生成される。このときに位相同期回路
の自然角周波数は第一の抵抗器の抵抗値の平方根に反比
例し、減衰定数は第一の抵抗器の抵抗値の平方根に反比
例すると共に第二の抵抗器の抵抗値に比例する。
第三の抵抗器が挿入されている状態では、第一 −お
よび第二の抵抗器の抵抗値は等価的に低下するので、位
相同期回路の自然角周波数を増加させても減衰定数の増
加を防止することができる。
よび第二の抵抗器の抵抗値は等価的に低下するので、位
相同期回路の自然角周波数を増加させても減衰定数の増
加を防止することができる。
以下、本発明実施例回路を図面に基づいて説明する。第
１図は本発明実施例が特徴とするアクティブフィルタの
構成を示す回路接続図である。
１図は本発明実施例が特徴とするアクティブフィルタの
構成を示す回路接続図である。
まず、このアクティブフィルタの構成を第１図に基づい
て説明する。位相差信号Ｓ１は抵抗器３を通してオペア
ンプ１の負入力端子に入力され、オペアンプ１の出力で
ある発振周波数制御信号Ｓ２はコンデンサ６と抵抗器４
の直列接続を通してオペアンプ１の負入力端子に入力さ
れる。また位相差信号Ｓ１は抵抗器５と、切換信号Ｓ３
により電気的スイッチ動作を行うＦＥＴ トランジスタ
２との直列接続を通してコンデンサ６と抵抗器４との接
続点に供給される。オペアンプの正入力端子は接地され
る。
て説明する。位相差信号Ｓ１は抵抗器３を通してオペア
ンプ１の負入力端子に入力され、オペアンプ１の出力で
ある発振周波数制御信号Ｓ２はコンデンサ６と抵抗器４
の直列接続を通してオペアンプ１の負入力端子に入力さ
れる。また位相差信号Ｓ１は抵抗器５と、切換信号Ｓ３
により電気的スイッチ動作を行うＦＥＴ トランジスタ
２との直列接続を通してコンデンサ６と抵抗器４との接
続点に供給される。オペアンプの正入力端子は接地され
る。
次に、このアクティブフィルタの動作を第１図に基づい
て説明する。切換信号Ｓ３によりＰＥＴ ）ランリスタ
２がオフ状態のときに、位相差信号Ｓ１は抵抗器３とフ
ィードバックインピーダンスを構成する抵抗器４とコン
デンサ６で決定される定数により積分されて発振周波数
制御信号Ｓ２になる。このときは、位相同期回路の自然
角周波数は抵抗器３の値の平方根に反比例し、減衰定数
は抵抗器３の値の平方根に反比例すると伴に抵抗器４の
値に比例する。切換信号Ｓ３によりＦＨＴ ）ランリス
タ２がオン状態になると、抵抗器５は等価的な抵抗器３
の値を低下させるように働くと伴に等価的な抵抗器４の
値も低下させるように働く。したがって、切換信号Ｓ３
によりＰＥＴ トランジスタ２をオン状態に切換えるこ
とにより位相同期回路の自然角周波数を増加させたとき
に、減衰抵抗の増加を防ぐことができる。
て説明する。切換信号Ｓ３によりＰＥＴ ）ランリスタ
２がオフ状態のときに、位相差信号Ｓ１は抵抗器３とフ
ィードバックインピーダンスを構成する抵抗器４とコン
デンサ６で決定される定数により積分されて発振周波数
制御信号Ｓ２になる。このときは、位相同期回路の自然
角周波数は抵抗器３の値の平方根に反比例し、減衰定数
は抵抗器３の値の平方根に反比例すると伴に抵抗器４の
値に比例する。切換信号Ｓ３によりＦＨＴ ）ランリス
タ２がオン状態になると、抵抗器５は等価的な抵抗器３
の値を低下させるように働くと伴に等価的な抵抗器４の
値も低下させるように働く。したがって、切換信号Ｓ３
によりＰＥＴ トランジスタ２をオン状態に切換えるこ
とにより位相同期回路の自然角周波数を増加させたとき
に、減衰抵抗の増加を防ぐことができる。
本発明は以上説明したように、従来例の接続を変更する
ことにより同期周波数範囲を拡大するとと伴に引込み時
間を高速化できる効果がある。
ことにより同期周波数範囲を拡大するとと伴に引込み時
間を高速化できる効果がある。
第１図は本発明に用いられるアクティブフィルタの構成
を示す回路接続図。 第２図は位相同期回路の構成を示すブロック構成図。 第３図および第４図は従来例に用いられるアクティブフ
ィルタの構成を示す回路接続図。 １・・・オペアンプ、２．３０・・・ＰＥＴ トランジ
スタ、３〜５．２０．２１．３３・・・抵抗器、６．２
２・・・コンデンサ、１０・・・位相比較器、１１・・
・アクティブフィルタ、１２・・・電圧制御発振器。 実施例の構成 第１図 全体構成 第２図
を示す回路接続図。 第２図は位相同期回路の構成を示すブロック構成図。 第３図および第４図は従来例に用いられるアクティブフ
ィルタの構成を示す回路接続図。 １・・・オペアンプ、２．３０・・・ＰＥＴ トランジ
スタ、３〜５．２０．２１．３３・・・抵抗器、６．２
２・・・コンデンサ、１０・・・位相比較器、１１・・
・アクティブフィルタ、１２・・・電圧制御発振器。 実施例の構成 第１図 全体構成 第２図
Claims (1)
- （１）到来するデータ信号とクロック信号との位相差に
相応の位相差信号を生成する位相比較器と、この位相差
信号に基づいて発振周波数制御信号を生成するアクティ
ブフィルタと、 この発振周波数制御信号の電圧値に相応の周波数を有す
る上記クロック信号を生成する電圧制御発振器と を備え、 上記アクティブフィルタは、 上記位相差信号を入力する演算増幅器と、 このアクティブフィルタの入力端子とこの演算増幅器の
負入力端子との間の経路に挿入された第一の抵抗器と、 一端が上記アクティブフィルタの負入力端子に接続され
た第二の抵抗器と、 この第二の抵抗器の他端と上記演算増幅器の出力端子と
の間の経路に挿入されたコンデンサとを備えた位相同期
回路において、 上記第二の抵抗器と上記コンデンサとの接続点と上記ア
クティブフィルタの入力端子との間の経路に、 第三の抵抗器と、 この経路を開閉するスイッチング素子と が挿入されたことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61015242A JPS62172819A (ja) | 1986-01-27 | 1986-01-27 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61015242A JPS62172819A (ja) | 1986-01-27 | 1986-01-27 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62172819A true JPS62172819A (ja) | 1987-07-29 |
Family
ID=11883390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61015242A Pending JPS62172819A (ja) | 1986-01-27 | 1986-01-27 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62172819A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5083046A (en) * | 1989-10-06 | 1992-01-21 | Kabushiki Kaisha Toshiba | Source-coupled fet logic type output circuit |
| WO1999041838A1 (fr) * | 1998-02-13 | 1999-08-19 | Matsushita Electric Industrial Co., Ltd. | Type de circuit oscillant, type de modulation, type de demodulation, et systeme de modulation/demodulation qam multiniveau |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141832A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Phase synchronous circuit |
| JPS5683135A (en) * | 1979-12-10 | 1981-07-07 | Sony Corp | Pll circuit |
-
1986
- 1986-01-27 JP JP61015242A patent/JPS62172819A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141832A (en) * | 1979-04-24 | 1980-11-06 | Fujitsu Ltd | Phase synchronous circuit |
| JPS5683135A (en) * | 1979-12-10 | 1981-07-07 | Sony Corp | Pll circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5083046A (en) * | 1989-10-06 | 1992-01-21 | Kabushiki Kaisha Toshiba | Source-coupled fet logic type output circuit |
| WO1999041838A1 (fr) * | 1998-02-13 | 1999-08-19 | Matsushita Electric Industrial Co., Ltd. | Type de circuit oscillant, type de modulation, type de demodulation, et systeme de modulation/demodulation qam multiniveau |
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