JPH0514213Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、アナログ波形をサンプリング（デジ
タイズ）して読込む装置一般に生ずるジツタの防
止回路に関するものである。

〔従来の技術〕

ジツタの発生をデジタルオシロスコープ（以下
デジタルオシロと記す）を例にとつて説明する。
デジタルオシロは、入力のアナログ信号をサンプ
リングし、デジタル変換し、そのデジタル出力を
メモリに記憶する。このようにして得たデジタル
データを表示クロツク信号と同期してメモリから
読み出し、アナログ信号へ変換し、サンプリング
間を補間することで観測対象の入力アナログ波形
を表示再生している。

周期的波形のサンプリングにあつては、一連の
波形の同一位置にあるトリガ点と、予め決めた固
定周期であるサンプリング点とは相互に関連がな
い。これに起因して再生アナログ波形にジツタ
（時間幅方向の波形移動）が生じる。

これを第３図を用いて説明する。第３図におい
て、波形Ｋは周期的波形であり、点線はトリガレ
ベルを表す。トリガ点１は一連の波形Ｋの同一位
置で常に発生する。従つて、トリガ点１にて生じ
るトリガ信号により時間軸掃引を開始するアナロ
グ型オシロではジツタは発生しない。

一方、デジタルオシロにあつては時間軸掃引は
表示クロツク信号に基づいて、最初のサンプリン
グ点より開始する。即ち、第３図においてトリガ
点１が生じた後、周期的波形Ｋの或る周期では、
A₁，A₂，A₃，……の位置でサンプリングしたと
する。そして、次の周期でa₁，a₂，a₃，……の位
置でサンプリングしたとする。デジタルオシロで
は、このA₁とa₁、A₂とa₂、……を同じ時間軸上
に表示することになる。即ち、A₁をB₁へ、A₂を
B₂へ移動して表示するので表示波形にジツタが
発生する。このように波形のトリガ点は隣合う２
つのサンプリング点間のランダム位置となり得る
ので、クロツク信号とトリガ点との間には常に±
１／２サンプリング周期分の不確実性が存在するこ
とになる。

〔考案が解決しようとする問題点〕

以上のようなジツタの発生を防止する手段とし
て特公昭59−18666号『デジタルオシロスコープ
のジツタ低減装置』（以下公知例の発明と言う）
がある。この公知例の発明は、トリガ信号と最初
のサンプル・クロツクとの時間差を測定し、観測
対象の波形を表示する際に時間軸の掃引信号をシ
フトすることによつてジツタを防止しているが、
サンプル・データ自体にはジツタは依然として残
つている。

本考案の目的は、サンプル・データ自体にもジ
ツタが含まれないジツタ防止回路を提供すること
である。

〔問題点を解決するための手段〕

本考案は、上記問題点を解決するためにアナロ
グ入力信号を一定周期のサンプリングクロツクの
発生タイミングに基づいてサンプリングし、その
値をＡ・Ｄ変換し、後にアナログ入力信号波形の
再生を図る装置に用いられる回路において、 トリガ信号を受け、これに同期して一定パルス
幅の信号S_Gを出力するパルス発生部１１，１３
と、 このパルス幅信号S_Gを受けてこのパルス幅の経
過後τ₂に合せて発振を開始する発振部１２，１４
と、 この発振部に接続される可変容量手段２２と、 発振部の出力であるサンプリングクロツクと基
準クロツクを導入してその位相差を検出し、その
位相差が０となるように前記可変容量手段２２の
容量を制御する容量制御手段２３，２５と、 前記パルス幅信号S_Gの発生に同期して前記容量
制御手段に加えられるサンプリングクロツクと基
準クロツクを遮断する回路手段２６，２７，２８
と、 を備えるようにしたものである。

〔実施例〕

以下、図面を用いて本考案を詳しく説明する。

第１図は、本考案に係るジツタ防止回路の一実
施例を示した図である。同図において、１０は
PLL回路であり、２０はトリガ発振器であり、
３０はAD変換器であり、４０はコンパレータで
ある。

AD変換器３０には入力信号S_iと、トリガ発振
器２０からのサンプリングクロツクS_pとが加えら
れる。コンパレータ４０にはトリガレベル信号と
入力信号S_iが加えられる。このコンパレータ４０
の出力はPLL回路１０を構成するトリガ発振器
２０に導かれる。

トリガ発振器２０はゲート１１と遅延回路１３
からなるパルス発生部と、ゲート１２と遅延回路
１４からなる発振部とで構成される。

ゲート１１は一方の入力端子にコンパレータ４
０の出力を導入するとともに、他方の入力端子に
は遅延回路１３を介して遅延されたコンパレータ
４０の出力を導入する。

そして、ゲート１１の出力S_Gは次段のゲート１
２の一方の入力端子に導入される。ゲート１２の
他方の入力端子は、遅延時間τ₁の遅延回路１４を
介してゲート１２自身の出力端子と接続される。
ゲート１２からは信号_pとこの信号_pとhigh・
lowが逆の信号であるサンプリングクロツクS_pが
出力される。

PLL回路１０は次の回路素子で構成される。
即ち、前記したトリガ発振器２０と、一定周期t_p
の基準クロツクf_sが加えられるゲート２８と、サ
ンプリングクロツクS_pが加えられるゲート２７
と、このゲート２７，２８の出力を導入しこの２
つの信号の位相差に応じた信号S_Aを出力する位
相比較器２５と、セツト信号S_BをＳ入力端子にそ
してゲート１１の出力S_GをＲ入力端子に導入する
RSフリツプフロツプ２６と、位相比較器２５の
位相差信号S_Aを導入しこの信号S_Aの直流分を取
出すフイルタ２３と、フイルタ２３の出力端子と
回路アース間に接続される可変容量手段としての
バラクタ・ダイオード２２と、同じくフイルタ２
３の出力端子に一端が接続され他端がゲート１２
の出力端子に接続されるコンデンサ２１より構成
される。なお、位相比較器２５とフイルタ２３は
可変容量手段２２の容量を制御する容量制御手段
を構成する。また、RSフリツプフロツプ２６と
ゲート２７，２８は前記容量制御手段に加えられ
るサンプリングクロツクと基準クロツクを遮断す
る回路手段を構成する。

第２図は第１図各部の信号のタイムチヤートで
あり、この第２図を参照しながら第１図装置の動
作を説明する。

まず動作概要を説明する。本考案は、トリガ信
号の発生を起点として一定時間（τ₂）後に、一定
周期のサンプリングクロツクS_pをAD変換器３０
へ加えるようにしている。従つて、トリガ信号発
生時刻から常に一定時間後に第１のサンプリング
を行い、その後も一定時間間隔でサンプリングを
行なうように動作しているのでジツタは生じな
い。

以下、詳細に動作説明を行なう。

トリガ入力がない場合［第２図４参照］、RSフ
リツプフロツプ２６のＱ出力は“high”であり、
このＱ出力を導入したゲート２７，２８は開いた
状態である。従つて、位相比較器２５には、基準
クロツクf_sと、ゲート１２の出力であるサンプリ
ングクロツクS_pが加えられる。位相比較器２５は
この２つの信号の位相差に応じた信号S_Aをフイ
ルタ２３へ加え、フイルタ２３では位相差に応じ
た直流電圧S_Dを発生し、これをバラクタ・ダイオ
ード２２へ加えている。バラクタ・ダイオード２
２はこの位相差信号S_Dの電圧に制御されてその容
量が位相差に応じて変化する。

一方、ゲート１２と遅延回路１４（遅延時間
τ₁）からなる発振部は、ゲート１１の出力S_Gが
“low”レベルであれば、遅延回路１４の遅延時
間τ₁と、コンデンサ２１およびバラクタ・ダイオ
ード２２の容量とで決定される周波数で発振す
る。

発振理由を簡単に説明する。ゲート１２の２つ
の入力を第１図のようにS_G，S_Tとする。今、上述
のようにゲート１１の出力S_G＝０であるから
（“low”レベル＝０とする）、ゲート１２の出力
S_pは、S_T＝０であれば_p＝１となり、S_T＝１であ
れば_p＝０となる。なお、ゲート１１，１２に付
したＯ印は信号の反転（high又はlowの反転）を
表わす。そして_pの変化は遅延回路１４の遅延時
間τ₁と、コンデンサ２１およびバラクタ・ダイオ
ード２２の容量とで決定される時間後にS_Tとして
現れるので発振する。

バラクタ・ダイオード２２の容量は、サンプリ
ングクロツクS_pと基準クロツクf_sの位相差に応じ
た信号で制御されたものであり、この位相差が０
となるようにPLL回路１０の帰還がかかつてい
るので、ゲート１２の出力である信号_pとサンプ
リングクロツクS_pの発振周期は基準クロツクf_sに
一致している［第２図１と２と３参照］。

ここで第２図４に示すように入力信号S_iがトリ
ガレベルを通過すると、コンパレータ４０は第２
図５の如くトリガ信号をトリガ発振器２０のパル
ス発生部（ゲート１１と遅延回路１３）へ出力す
る。ゲート１１は第２図５のトリガ信号と、この
トリガ信号よりτ₂だけ位相が遅れた信号を遅延回
路１３を介して導入しているので、第２図６で示
すようにパルス幅τ₂の信号S_Gをゲート１２と、
RSフリツプフロツプ２６に出力する。このゲー
ト１１の出力S_Gの立上がりエツジに同期して、次
の２つの動作が行なわれる。

第１はゲート１２の一方の入力S_Gがhighレベル
（＝１）となるので、ゲート１２と遅延回路１４
とで構成する発振部の発振は停止する。即ち、ゲ
ート１２の_pはlowレベル（＝０）となり、_pの
反転信号であるサンプリングクロツクS_pはhighレ
ベル（＝１）となる。この状態はパルス幅の期間
τ₂だけ続く。

第２はRSフリツプフロツプ２６のＲ端子にパ
ルス幅信号S_Gが加わるのでRSフリツプフロツプ
２６のＱ出力はlowレベル（＝０）に反転し、ゲ
ート２７，２８は閉じる。従つて、位相比較器２
５には、基準クロツクf_sとサンプリングクロツク
S_pが加わらないので、トリガ発振器２０の出力で
あるサンプリングクロツクS_pと基準クロツクf_sと
の同期関係は切離される。

パルス幅τ₂の後、ゲート１１の出力S_Gが立下が
ると、この立下りエツジに同期して、ゲート１２
の出力_pはhighレベル（＝１）となる。即ち、ゲ
ート１１の出力S_Gが立下がる直前は、S_G＝１，S_T
＝０であるが、立下りエツジにより、S_G＝０，S_T
＝０となりゲート１２の出力_pは１となる。

このようにゲート１１の出力S_Gが“low”レベ
ルになるので、ゲート１２と遅延回路１４からな
る発振部の発振が再開する。即ち、本考案では常
にトリガ信号の発生時刻から時間τ₂の後に、発振
部の発振が開始する。

再開した発振部の発振周波数（サンプリングク
ロツク）は、ゲート２７，２８が閉じているた
め、正確に基準クロツクf_sと同期しているわけで
はないが、同期関係にある時の周波数とほぼ同じ
周波数で発振する。その理由は次の通りである。

第４図に位相比較器２５とフイルタ２３の具体
的構成例とこの周辺回路を示し、この第４図を用
いて説明する。位相比較器２５は、例えば定電流
源４０とスイツチ４１と４２と定電流源４３とで
構成され、スイツチ４１のオン・オフはゲート２
７の出力で制御され、スイツチ４２のオン・オフ
はゲート２８の出力で制御される。また、フイル
タ２３は抵抗R₁とコンデンサC₁とから構成され
るものである。トリガ発振器２０の発振部の発振
周波数は、バラクタ・ダイオード２２への位相差
信号S_Dにより決定されている。そして、PLL回
路１０のループが閉じている時（ゲート２７，２
８が閉じている時）は、フイルタ２３の出力、即
ち、バラクタ・ダイオード２２への位相差信号S_D
は、基準クロツクとサンプリングクロツクの周波
数が一致する値となつている。

ここでゲート１１の出力によりゲート２７，２
８の出力が“low”となり、位相比較器２５のス
イツチ４１，４２が２つともオフとなると、位相
比較器２５の出力S_Aはハイ・インピーダンスと
なり、フイルタ２３の出力S_D（コンデンサC₁の電
圧）は、PLL回路１０がロツク状態にある時の
値を保つ。従つて、以後基準クロツクf_sに一致し
た周波数でトリガ発振器２０の発振部は発振す
る。

このように基準クロツクf_sとトリガ発振器２０
が同期関係にある時の周波数とほぼ同じ周波数で
発振するとはいえ、PLL回路１０はトリガ発振
器２０からのフイードバツクがないため。トリガ
発振器２０の発振部から出力されるサンプリン
グ・クロツクS_pの位相は、次第に基準クロツクf_s
の位相に対してシフトする。例えばコンデンサ
C₁に漏れ電流などがあるからである。

そのため、或る一定個数のサンプリングの後、
セツト端子に信号S_Bを加えてRSフリツプフロツ
プ２６のＱ端子の信号を反転させ、ゲート２７，
２８を開いて強制的にPLL回路１０のフイード
バツクを再開させるようにする。このようにして
も、通常はサンプリング時間は信号S_Dのシフトの
時間と比べてかなり短いので問題はない。あるい
は位相比較器２５と独立に位相一致検出回路を設
けて一致を検出したらセツト信号S_Bを出力するよ
うにしても良い。

〔本考案の効果〕

以上述べたように、本考案によれば、トリガ信
号発生時刻から常に一定時間（τ₂）後に発振部の
発振を再開し、しかもこの発振部の出力信号の周
波数は、ほぼ基準クロツクと同じ安定な周波数で
ある。そして、この発振部の出力信号をサンプリ
ングクロツクとして用いているため、ジツタは生
じない。なお、本願考案で得られるサンプリング
データは、一定周期でサンプリングされたもので
あるため、このデータから容易に波形再生を行う
ことができる。

【図面の簡単な説明】

第１図は本考案に係るジツタ防止回路の一実施
例を示す図、第２図は第１図回路の各部の信号の
タイムチヤート、第３図はジツタの発生を説明す
るための図、第４図は位相比較器２５とフイルタ
２３の周辺回路を描いた図である。 １０……PLL回路、２０……トリガ発振器、
３０……AD変換器、４０……コンパレータ、１
１，１２，２７，２８……ゲート、１３，１４…
…遅延回路、２１……コンデンサ、２２……バラ
クタ・ダイオード、２３……フイルタ、２５……
位相比較器、２６……RSフリツプフロツプ。

Claims (1)

1. 【実用新案登録請求の範囲】 アナログ入力信号を一定周期のサンプリングク
   ロツクの発生タイミングに基づいてサンプリング
   し、その値をＡ・Ｄ変換し、後にアナログ入力信
   号波形の再生を図る装置に用いられる回路におい
   て、 トリガ信号を受け、これに同期して一定パルス
   幅の信号S_Gを出力するパルス発生部１１，１３
   と、 このパルス幅信号S_Gを受けてこのパルス幅の経
   過後τ₂に合せて発振を開始する発振部１２，１４
   と、 この発振部に接続される可変容量手段２２と、 発振部の出力であるサンプリングクロツクと基
   準クロツクを導入してその位相差を検出し、その
   位相差が０となるように前記可変容量手段２２の
   容量を制御する容量制御手段２３，２５と、 前記パルス幅信号S_Gの発生に同期して前記容量
   制御手段に加えられるサンプリングクロツクと基
   準クロツクを遮断する回路手段２６，２７，２８
   と、 を備えたことを特徴とするジツタ防止回路。