JPH08116255A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH08116255A JPH08116255A JP24968294A JP24968294A JPH08116255A JP H08116255 A JPH08116255 A JP H08116255A JP 24968294 A JP24968294 A JP 24968294A JP 24968294 A JP24968294 A JP 24968294A JP H08116255 A JPH08116255 A JP H08116255A
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Abstract
(57)【要約】
【目的】 ＳＳ通信方式のＦＨ方式に使用する周波数シ
ンセサイザに関するもので、低ビットのＡ／Ｄ変換器使
用と最大ホッピング速度をｆｒ／２（ｆｒは基準周波数
信号の周波数）まで上げることの出来る高速の初期値提
示型周波数シンセサイザを実現する。 【構成】 ホッピング時に一時的にオ−プンル−プとし
て、ＲＡＭ１６からＰＬＬの初期値を提示し、この初期
値と今回の第１の位相測定値との差分ΔＶをラッチし、
第２の位相測定値に加算してＲＡＭ１６の値を更新し、
次回同じ周波数にホッピングする時の初期値とする。初
期値測定時に、基準信号ＦＲに対し第１の分周信号ＦＶ
を得る際に、分周器の分周比を小さく設定してπ／４程
度遅延させることにより、ＶＣＯの位相ずれを無くした
高速ホッピング用シンセサイザ。
ンセサイザに関するもので、低ビットのＡ／Ｄ変換器使
用と最大ホッピング速度をｆｒ／２（ｆｒは基準周波数
信号の周波数）まで上げることの出来る高速の初期値提
示型周波数シンセサイザを実現する。 【構成】 ホッピング時に一時的にオ−プンル−プとし
て、ＲＡＭ１６からＰＬＬの初期値を提示し、この初期
値と今回の第１の位相測定値との差分ΔＶをラッチし、
第２の位相測定値に加算してＲＡＭ１６の値を更新し、
次回同じ周波数にホッピングする時の初期値とする。初
期値測定時に、基準信号ＦＲに対し第１の分周信号ＦＶ
を得る際に、分周器の分周比を小さく設定してπ／４程
度遅延させることにより、ＶＣＯの位相ずれを無くした
高速ホッピング用シンセサイザ。
Description
【０００１】
【産業上の利用分野】本発明は、周波数シンセサイザに
関するもので、特にその周波数切り替え手段に特徴を有
するものである。
関するもので、特にその周波数切り替え手段に特徴を有
するものである。
【０００２】
【従来の技術】周波数シンセサイザはスペクトル拡散通
信の一方式である周波数ホッピング方式に用いられてお
り、高速に周波数切り替えが可能でかつ安価な装置が要
求されている。周波数ホッピング方式の周波数ホッピン
グシ−ケンスが周期的であることを利用して、周波数出
力時の定常位相差を計測して、メモリに記憶させてお
き、次の同一周波数へのホッピング時に読み出して初期
値として提示する、いわゆる初期値提示型ＰＬＬシンセ
サイザが提案されている。（例えば、特開平３−２２９
５１７号公報、信学技報ＳＳＴ９３−２９第６１頁から
第６６頁に発表されている。） 初期値提示型ＰＬＬシ
ンセサイザは周波数切り替え時に一時的にＰＬＬ回路を
オープン状態にし、定常状態の位相差を初期値としてＰ
ＬＬに与えることで高速に周波数の切り替えを行う方式
である。この方式はＰＬＬが定常状態の時、位相差情報
をメモリに記憶させておき、次回に同じ周波数にホッピ
ングした時、目標周波数に対する初期値デ−タとして、
メモリから読出し、目標の周波数に切り替わった後の位
相差情報と比較して、等しくなった時点でタイミングパ
ルスを発生して定常状態の位相差を再現するものであ
る。
信の一方式である周波数ホッピング方式に用いられてお
り、高速に周波数切り替えが可能でかつ安価な装置が要
求されている。周波数ホッピング方式の周波数ホッピン
グシ−ケンスが周期的であることを利用して、周波数出
力時の定常位相差を計測して、メモリに記憶させてお
き、次の同一周波数へのホッピング時に読み出して初期
値として提示する、いわゆる初期値提示型ＰＬＬシンセ
サイザが提案されている。（例えば、特開平３−２２９
５１７号公報、信学技報ＳＳＴ９３−２９第６１頁から
第６６頁に発表されている。） 初期値提示型ＰＬＬシ
ンセサイザは周波数切り替え時に一時的にＰＬＬ回路を
オープン状態にし、定常状態の位相差を初期値としてＰ
ＬＬに与えることで高速に周波数の切り替えを行う方式
である。この方式はＰＬＬが定常状態の時、位相差情報
をメモリに記憶させておき、次回に同じ周波数にホッピ
ングした時、目標周波数に対する初期値デ−タとして、
メモリから読出し、目標の周波数に切り替わった後の位
相差情報と比較して、等しくなった時点でタイミングパ
ルスを発生して定常状態の位相差を再現するものであ
る。
【０００３】図３、及び図４は従来例の初期値提示型周
波数シンセサイザ装置のブロック図と動作説明のための
タイミングチャ−トと波形図であり、図４（ａ）は基準
信号ＦＲ、同図（ｂ）は分周信号ＦＶ、同図（ｃ）は位
相比較器４１の位相差出力信号、同図（ｄ）は積分器４
２の出力信号、同図（ｅ）は周波数ホッピング及びＶＣ
Ｏ制御電圧を示す図である。
波数シンセサイザ装置のブロック図と動作説明のための
タイミングチャ−トと波形図であり、図４（ａ）は基準
信号ＦＲ、同図（ｂ）は分周信号ＦＶ、同図（ｃ）は位
相比較器４１の位相差出力信号、同図（ｄ）は積分器４
２の出力信号、同図（ｅ）は周波数ホッピング及びＶＣ
Ｏ制御電圧を示す図である。
【０００４】図３及び図４を使用して、周波数ｆ１から
ｆ２にホッピングする場合を説明する。周波数ｆ１から
ｆ２へのホッピング指示が、時刻ｔａで入力端子６０に
入力されると、分周器５２の分周比が周波数ｆ２に対応
した予め定められた分周比に設定され、スイッチ４５は
開放に、スイッチ５４はａ端子側に切り替えられ、ＰＬ
Ｌ回路はオ−プン状態となる。また、ＲＯＭ５０に予め
記憶されていた周波数ｆ２に対応したデ−タと、ＲＡＭ
４７に予め記憶されていた周波数ｆ２に対応した初期値
デ−タＶ０が、それぞれＤ／Ａ変換器４９、４６を介
し、加算器４８で加算された後に、ＰＬＬ回路からの制
御信号に代わる制御信号として、ＶＣＯ（可変発振器）
５１へ印加され、ＶＣＯ５１は周波数ｆ２に近似した周
波数で発振する。
ｆ２にホッピングする場合を説明する。周波数ｆ１から
ｆ２へのホッピング指示が、時刻ｔａで入力端子６０に
入力されると、分周器５２の分周比が周波数ｆ２に対応
した予め定められた分周比に設定され、スイッチ４５は
開放に、スイッチ５４はａ端子側に切り替えられ、ＰＬ
Ｌ回路はオ−プン状態となる。また、ＲＯＭ５０に予め
記憶されていた周波数ｆ２に対応したデ−タと、ＲＡＭ
４７に予め記憶されていた周波数ｆ２に対応した初期値
デ−タＶ０が、それぞれＤ／Ａ変換器４９、４６を介
し、加算器４８で加算された後に、ＰＬＬ回路からの制
御信号に代わる制御信号として、ＶＣＯ（可変発振器）
５１へ印加され、ＶＣＯ５１は周波数ｆ２に近似した周
波数で発振する。
【０００５】一方、積分器４２はホッピング指示後の最
初の基準信号の到来時刻ｔ１より積分動作を開始する。
この積分値は、比較器５３に導かれ、前記ＲＡＭ４７よ
り読み出され初期値デ−タＶ０と比較され、その両者の
値が一致した際（時刻ｔ２）に、発生するパルスＳ０
を、スイッチ５４のａ端子を介して位相比較器４１に印
加し、基準信号と比較する。そして、その位相差に応じ
た電圧Ｖ０がサンプルホ−ルドされる。また、前記スイ
ッチ５４は前記パルスＳ０の印加後、速やかにｂ端子に
切り替えられる。
初の基準信号の到来時刻ｔ１より積分動作を開始する。
この積分値は、比較器５３に導かれ、前記ＲＡＭ４７よ
り読み出され初期値デ−タＶ０と比較され、その両者の
値が一致した際（時刻ｔ２）に、発生するパルスＳ０
を、スイッチ５４のａ端子を介して位相比較器４１に印
加し、基準信号と比較する。そして、その位相差に応じ
た電圧Ｖ０がサンプルホ−ルドされる。また、前記スイ
ッチ５４は前記パルスＳ０の印加後、速やかにｂ端子に
切り替えられる。
【０００６】前記パルスＳ０はリセット解除パルスとし
て分周器５２に印加される。従って分周器５２は時刻ｔ
２から分周動作をスタ−トさせ、分周出力Ｂ１を位相比
較器４１に出力し、位相差に応じた電圧Ｖ１がサンプル
ホ−ルドされ、初期値Ｖ０とＶ１との差分（ΔＶとす
る）を演算回路４４にて計算して、保持する。この差分
ΔＶは、前回のＶＣＯ５１の出力正弦波位相と今回のホ
ッピングにおける時刻ｔ２でのＶＣＯ出力の位相間のず
れである。次の分周出力Ｂ２が出力されると位相差信号
Ｖ２が時刻ｔｄにて作成され、演算回路４４にて前述の
差分ΔＶに加算するとともにスイッチ４５を短絡し、同
時にＤ／Ａ変換回路４６を通してのＶＣＯ５１への制御
電圧は、ＲＡＭ５０よりの初期値ＶＯから前述の加算値
（加算値ΔＶ＋Ｖ２）に切り替えられ、ＶＣＯ５１の発
振出力を制御する。以後次の分周出力が得られると同様
にして、位相差信号Ｖ３を時刻ｔｅでサンプルホ−ルド
し、前述の差分ΔＶに加算して制御電圧とする。周波数
ｆ２から次の周波数にホッピングする時には、周波数ｆ
２に対応するＲＡＭ４７の値を、当初の初期値Ｖ０から
加算値（ΔＶ＋Ｖ２）に更新して次回のホッピング時の
初期値とする。
て分周器５２に印加される。従って分周器５２は時刻ｔ
２から分周動作をスタ−トさせ、分周出力Ｂ１を位相比
較器４１に出力し、位相差に応じた電圧Ｖ１がサンプル
ホ−ルドされ、初期値Ｖ０とＶ１との差分（ΔＶとす
る）を演算回路４４にて計算して、保持する。この差分
ΔＶは、前回のＶＣＯ５１の出力正弦波位相と今回のホ
ッピングにおける時刻ｔ２でのＶＣＯ出力の位相間のず
れである。次の分周出力Ｂ２が出力されると位相差信号
Ｖ２が時刻ｔｄにて作成され、演算回路４４にて前述の
差分ΔＶに加算するとともにスイッチ４５を短絡し、同
時にＤ／Ａ変換回路４６を通してのＶＣＯ５１への制御
電圧は、ＲＡＭ５０よりの初期値ＶＯから前述の加算値
（加算値ΔＶ＋Ｖ２）に切り替えられ、ＶＣＯ５１の発
振出力を制御する。以後次の分周出力が得られると同様
にして、位相差信号Ｖ３を時刻ｔｅでサンプルホ−ルド
し、前述の差分ΔＶに加算して制御電圧とする。周波数
ｆ２から次の周波数にホッピングする時には、周波数ｆ
２に対応するＲＡＭ４７の値を、当初の初期値Ｖ０から
加算値（ΔＶ＋Ｖ２）に更新して次回のホッピング時の
初期値とする。
【０００７】従って最速のホッピング時間は、Ｒ０区間
での初期値提示期間と、次のＲ１区間でのＶＣＯの位相
ずれ測定期間と、次回同じ周波数にホッピングした時の
初期値デ−タを得るための位相測定期間の合計、基準信
号ＦＲの３周期分必要となる。 また、Ａ／Ｄ変換器４
３の入力データは、区間Ｒ０，Ｒ１，Ｒ２，Ｒ３でサン
プルホールドされるＶ０，Ｖ１，Ｖ２，Ｖ３であり、Ｄ
／Ａ変換器４６の入力データは、区間Ｒ０，Ｒ１，Ｒ２
ではＶ０，区間Ｒ３ではΔＶ＋Ｖ２であり（ΔＶの値は
零付近）、Ａ／Ｄ変換器とＤ／Ａ変換器に入力されるデ
ータはほとんど等しくＤ／Ａ変換器の使用ビット数と同
じビット数のＡ／Ｄ変換器が必要である。
での初期値提示期間と、次のＲ１区間でのＶＣＯの位相
ずれ測定期間と、次回同じ周波数にホッピングした時の
初期値デ−タを得るための位相測定期間の合計、基準信
号ＦＲの３周期分必要となる。 また、Ａ／Ｄ変換器４
３の入力データは、区間Ｒ０，Ｒ１，Ｒ２，Ｒ３でサン
プルホールドされるＶ０，Ｖ１，Ｖ２，Ｖ３であり、Ｄ
／Ａ変換器４６の入力データは、区間Ｒ０，Ｒ１，Ｒ２
ではＶ０，区間Ｒ３ではΔＶ＋Ｖ２であり（ΔＶの値は
零付近）、Ａ／Ｄ変換器とＤ／Ａ変換器に入力されるデ
ータはほとんど等しくＤ／Ａ変換器の使用ビット数と同
じビット数のＡ／Ｄ変換器が必要である。
【０００８】
【発明が解決しようとする課題】しかしながら、従来例
の周波数シンセサイザにおいては、ホッピング時間は最
低、基準周波数の３周期必要となり、ホッピングの高速
化に限界となる。更に、Ａ／Ｄ変換器とＤ／Ａ変換器は
同じビット数が必要となり、高分解能のＡ／Ｄ変換器を
必要とするという問題点を有していた。本発明は上記問
題点を解決するもので、低ビットのＡ／Ｄ変換器の使用
を可能にした、高速の周波数シンセサイザを提供するこ
とを目的とする。
の周波数シンセサイザにおいては、ホッピング時間は最
低、基準周波数の３周期必要となり、ホッピングの高速
化に限界となる。更に、Ａ／Ｄ変換器とＤ／Ａ変換器は
同じビット数が必要となり、高分解能のＡ／Ｄ変換器を
必要とするという問題点を有していた。本発明は上記問
題点を解決するもので、低ビットのＡ／Ｄ変換器の使用
を可能にした、高速の周波数シンセサイザを提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】上記目的のため、本発明
の周波数シンセサイザは、ホッピング時に記憶装置から
の位相同期ル−プの初期値を提示する手段と基準信号Ｆ
Ｒと分周信号ＦＶとの位相差を計測する手段を有し、か
つホッピング時に正規の分周比より小さい第１の分周比
にて駆動して得る第１の分周出力と基準信号との間の第
１の位相差信号を作成し、第１の分周出力後に分周比を
正規の分周比に変化せしめ、分周信号ＦＶとして、全て
ＶＣＯ５１の分周出力を利用して、位相差信号を作成
し、更新された初期値を記憶装置に記憶する構成を有し
ている。
の周波数シンセサイザは、ホッピング時に記憶装置から
の位相同期ル−プの初期値を提示する手段と基準信号Ｆ
Ｒと分周信号ＦＶとの位相差を計測する手段を有し、か
つホッピング時に正規の分周比より小さい第１の分周比
にて駆動して得る第１の分周出力と基準信号との間の第
１の位相差信号を作成し、第１の分周出力後に分周比を
正規の分周比に変化せしめ、分周信号ＦＶとして、全て
ＶＣＯ５１の分周出力を利用して、位相差信号を作成
し、更新された初期値を記憶装置に記憶する構成を有し
ている。
【００１０】
【作用】この構成によれば、ホッピング時、ＰＬＬ回路
をオープン状態、分周器をリセット状態とし、ＲＡＭに
予め記憶されている初期値にてＶＣＯを駆動し、最初の
基準信号の到来時刻より第１の分周比で分周動作を開始
し、最初の分周出力までの第１の位相差信号を作り出
し、その第１の位相差信号と初期値との差分信号を作成
する。最初の分周出力後は、周波数に応じた正規の分周
比で分周器を動作させて、分周出力を得る。前記差分信
号に、正規の分周比により得られた分周出力による基準
信号との第２の位相差信号を加算し、この加算値を次回
の初期値とする。従って、分周信号として全てＶＣＯの
分周出力を利用するので、ＶＣＯの位相ずれを測定する
ことなく、次回ホッピング時の初期値を作成することが
できる。また、Ｄ／Ａ変換器は全てのホッピング周波数
に対応したＶＣＯ制御電圧を作成しなければならない
が、Ａ／Ｄ変換器は前述の第１の位相差に相当する電圧
値に対応出来ればよく、Ａ／Ｄ変換器の使用ビット数は
Ｄ／Ａ変換器のビット数より小さくてよい。
をオープン状態、分周器をリセット状態とし、ＲＡＭに
予め記憶されている初期値にてＶＣＯを駆動し、最初の
基準信号の到来時刻より第１の分周比で分周動作を開始
し、最初の分周出力までの第１の位相差信号を作り出
し、その第１の位相差信号と初期値との差分信号を作成
する。最初の分周出力後は、周波数に応じた正規の分周
比で分周器を動作させて、分周出力を得る。前記差分信
号に、正規の分周比により得られた分周出力による基準
信号との第２の位相差信号を加算し、この加算値を次回
の初期値とする。従って、分周信号として全てＶＣＯの
分周出力を利用するので、ＶＣＯの位相ずれを測定する
ことなく、次回ホッピング時の初期値を作成することが
できる。また、Ｄ／Ａ変換器は全てのホッピング周波数
に対応したＶＣＯ制御電圧を作成しなければならない
が、Ａ／Ｄ変換器は前述の第１の位相差に相当する電圧
値に対応出来ればよく、Ａ／Ｄ変換器の使用ビット数は
Ｄ／Ａ変換器のビット数より小さくてよい。
【００１１】
【実施例】以下本発明の一実施例について、図１、図２
を参照しながら周波数ｆ１から周波数ｆ２にホッピング
する場合を説明する。図１は本発明の周波数シンセサイ
ザの一実施例を示すブッロク図であり、図２は本発明の
動作を説明するタイミングチャ−トと波形図であり、図
２（ａ）は基準信号ＦＲ、同図（ｂ）は分周信号ＦＶ、
同図（ｃ）は位相比較器出力、同図（ｄ）は積分器出
力、同図（ｅ）はホッピング周波数及びＶＣＯ制御電圧
を示す。周波数ｆ１からｆ２へのホッピング指示が、時
刻ｔａに入力端子２０に入力されると、分周器１９はリ
セットされると同時に、スイッチ１５は開放となり、Ｐ
ＬＬ回路はオ−プン状態となる。また、ＲＡＭ１６に予
め記憶されていた周波数ｆ２に対応した初期値デ−タＶ
０がＤ／Ａ変換器１７を介し、ＰＬＬ回路からの制御信
号に代わる制御信号としてＶＣＯ（可変発振器）１８へ
印加され、ＶＣＯ１８は周波数ｆ２に近似した周波数で
発振する。ホッピング指示後の最初の基準信号Ａ１（ｔ
１のタイミング）は、リセット解除信号として、分周器
１９に印加され、分周器が基準信号Ａ１に同期して、周
波数ｆ２に対応した予め定められた第１の分周比にて分
周動作を開始するが、周波数ｆ２に対応する正規の分周
比より低い分周比で駆動して分周出力信号Ｂ１（時刻ｔ
２にて）を出力し、前記基準信号Ａ１と分周出力信号Ｂ
１との位相差信号Ｃ１が位相比較器１１にて得られる。
なお、前記第１の分周比は、例えば分周信号ＦＶの周波
数が、基準信号ＦＲの周波数の８倍となるような値に設
定すると、基準信号ＦＲに対しπ／４位相の遅れた分周
信号ＦＶが得られる。この位相遅れ量は、π／４付近だ
けでなく、Ａ／Ｄ変換器１３の分解能を考慮すれば広範
囲にほぼ任意に設定することができる。
を参照しながら周波数ｆ１から周波数ｆ２にホッピング
する場合を説明する。図１は本発明の周波数シンセサイ
ザの一実施例を示すブッロク図であり、図２は本発明の
動作を説明するタイミングチャ−トと波形図であり、図
２（ａ）は基準信号ＦＲ、同図（ｂ）は分周信号ＦＶ、
同図（ｃ）は位相比較器出力、同図（ｄ）は積分器出
力、同図（ｅ）はホッピング周波数及びＶＣＯ制御電圧
を示す。周波数ｆ１からｆ２へのホッピング指示が、時
刻ｔａに入力端子２０に入力されると、分周器１９はリ
セットされると同時に、スイッチ１５は開放となり、Ｐ
ＬＬ回路はオ−プン状態となる。また、ＲＡＭ１６に予
め記憶されていた周波数ｆ２に対応した初期値デ−タＶ
０がＤ／Ａ変換器１７を介し、ＰＬＬ回路からの制御信
号に代わる制御信号としてＶＣＯ（可変発振器）１８へ
印加され、ＶＣＯ１８は周波数ｆ２に近似した周波数で
発振する。ホッピング指示後の最初の基準信号Ａ１（ｔ
１のタイミング）は、リセット解除信号として、分周器
１９に印加され、分周器が基準信号Ａ１に同期して、周
波数ｆ２に対応した予め定められた第１の分周比にて分
周動作を開始するが、周波数ｆ２に対応する正規の分周
比より低い分周比で駆動して分周出力信号Ｂ１（時刻ｔ
２にて）を出力し、前記基準信号Ａ１と分周出力信号Ｂ
１との位相差信号Ｃ１が位相比較器１１にて得られる。
なお、前記第１の分周比は、例えば分周信号ＦＶの周波
数が、基準信号ＦＲの周波数の８倍となるような値に設
定すると、基準信号ＦＲに対しπ／４位相の遅れた分周
信号ＦＶが得られる。この位相遅れ量は、π／４付近だ
けでなく、Ａ／Ｄ変換器１３の分解能を考慮すれば広範
囲にほぼ任意に設定することができる。
【００１２】一方、積分器１２はホッピング指示後の最
初の基準信号Ａ１の到来時刻ｔ１より積分動作を開始
し、分周器１９の最初の出力パルスＢ１の発生時（時刻
ｔ２）までの積分値Ｖ１、即ち、基準信号Ａ１と分周出
力パルスＢ１との位相差に応じた電圧を時刻ｔｂでサン
プルホールドする。
初の基準信号Ａ１の到来時刻ｔ１より積分動作を開始
し、分周器１９の最初の出力パルスＢ１の発生時（時刻
ｔ２）までの積分値Ｖ１、即ち、基準信号Ａ１と分周出
力パルスＢ１との位相差に応じた電圧を時刻ｔｂでサン
プルホールドする。
【００１３】そして、この電圧Ｖ１と前記初期値Ｖ０と
の差分ΔＶ＝（Ｖ０−Ｖ１）が演算回路１４で演算さ
れ、保持される。前記出力パルスＢ１の発生時（時刻ｔ
２）後は、分周比は基準信号の周波数に等しい分周出力
が得られる予め定められた第２の分周比（ホッピング周
波数に対応した正規の分周比）に変更され、以後はその
分周出力信号と基準信号の位相差に応じた値Ｖ２、Ｖ３
が順次積分器１２に時刻ｔｃ、ｔｄでサンプルホールド
される。
の差分ΔＶ＝（Ｖ０−Ｖ１）が演算回路１４で演算さ
れ、保持される。前記出力パルスＢ１の発生時（時刻ｔ
２）後は、分周比は基準信号の周波数に等しい分周出力
が得られる予め定められた第２の分周比（ホッピング周
波数に対応した正規の分周比）に変更され、以後はその
分周出力信号と基準信号の位相差に応じた値Ｖ２、Ｖ３
が順次積分器１２に時刻ｔｃ、ｔｄでサンプルホールド
される。
【００１４】そして、第２の分周比に変更された後の最
初の積分値Ｖ２が得られた時点（時刻ｔｃ）で、スイッ
チ１５を短絡しＰＬＬ回路の動作を行う。即ち、前述の
保持されている差分ΔＶにＶ２を加算した加算値を、初
期値Ｖ０に替えＤ／Ａ変換器１７へ出力してＶＣＯ１８
への新たな制御電圧とする。以後次の積分値が得られる
と、差分ΔＶに加算した値を制御電圧としＶＣＯ１８へ
印加して、ＰＬＬ回路として動作さす。
初の積分値Ｖ２が得られた時点（時刻ｔｃ）で、スイッ
チ１５を短絡しＰＬＬ回路の動作を行う。即ち、前述の
保持されている差分ΔＶにＶ２を加算した加算値を、初
期値Ｖ０に替えＤ／Ａ変換器１７へ出力してＶＣＯ１８
への新たな制御電圧とする。以後次の積分値が得られる
と、差分ΔＶに加算した値を制御電圧としＶＣＯ１８へ
印加して、ＰＬＬ回路として動作さす。
【００１５】更に、周波数ｆ２から他の周波数にホッピ
ングする場合、そのホッピング時の位相差信号に前記差
分ΔＶを加えた値を初期値Ｖ０に代え、ＲＡＭ１６に記
憶し、次回の同じ周波数ｆ２にホッピングする時の初期
値とする。従って次回のための初期値が得られるのはｔ
ｃ以後となり、最速のホッピング時間は基準信号ＦＲの
２周期分となる。
ングする場合、そのホッピング時の位相差信号に前記差
分ΔＶを加えた値を初期値Ｖ０に代え、ＲＡＭ１６に記
憶し、次回の同じ周波数ｆ２にホッピングする時の初期
値とする。従って次回のための初期値が得られるのはｔ
ｃ以後となり、最速のホッピング時間は基準信号ＦＲの
２周期分となる。
【００１６】初期値提示回路にＡ／Ｄ変換器、Ｄ／Ａ変
換器を用いた方式では、Ａ／Ｄ変換器、Ｄ／Ａ変換器に
ビット数の多いデバイスを用いれば、量子化誤差が小さ
く抑えられ、分解能が向上するがコスト及び速度の点か
ら、特にＡ／Ｄ変換器のビット数の少ないデバイスを用
いることが望ましい。本発明ではホッピング時ＲＡＭ１
５の初期値をＤ／Ａ変換器１７に設定するので、Ｄ／Ａ
変換器１７は、全てのホッピング周波数に対応した電圧
レベルを出力出来るビット数が要求されるが、Ａ／Ｄ変
換器１３は積分器１２の最大出力値に対応出来ればよ
い。積分器１２の最大値は、位相差約π／４（前述した
ようにこの値はかなり任意に設定出来る）に相当する積
分器出力の電圧値Ｖ１となる。従って、Ａ／Ｄ変換器１
３のビット数はＤ／Ａ変換器１７のビット数より少なく
てよい。
換器を用いた方式では、Ａ／Ｄ変換器、Ｄ／Ａ変換器に
ビット数の多いデバイスを用いれば、量子化誤差が小さ
く抑えられ、分解能が向上するがコスト及び速度の点か
ら、特にＡ／Ｄ変換器のビット数の少ないデバイスを用
いることが望ましい。本発明ではホッピング時ＲＡＭ１
５の初期値をＤ／Ａ変換器１７に設定するので、Ｄ／Ａ
変換器１７は、全てのホッピング周波数に対応した電圧
レベルを出力出来るビット数が要求されるが、Ａ／Ｄ変
換器１３は積分器１２の最大出力値に対応出来ればよ
い。積分器１２の最大値は、位相差約π／４（前述した
ようにこの値はかなり任意に設定出来る）に相当する積
分器出力の電圧値Ｖ１となる。従って、Ａ／Ｄ変換器１
３のビット数はＤ／Ａ変換器１７のビット数より少なく
てよい。
【００１７】
【発明の効果】以上のように本発明によれば、周波数ホ
ッピング方式における周波数シンセサイザの最速のホッ
ピング時間は基準信号ＦＲの２周期分とすることが出
来、高速の周波数シンセサイザが実現出来る。またＡ／
Ｄ変換器のビット数をＤ／Ａ変換器のビット数より少な
くてよく、ホッピング速度の向上と低ビットＡ／Ｄ変換
器の利用を可能にする。
ッピング方式における周波数シンセサイザの最速のホッ
ピング時間は基準信号ＦＲの２周期分とすることが出
来、高速の周波数シンセサイザが実現出来る。またＡ／
Ｄ変換器のビット数をＤ／Ａ変換器のビット数より少な
くてよく、ホッピング速度の向上と低ビットＡ／Ｄ変換
器の利用を可能にする。
【図１】本発明の周波数シンセサイザの一実施例を示す
ブロック図
ブロック図
【図２】同実施例の動作原理を説明するためのタイミン
グチャートと信号波形図
グチャートと信号波形図
【図３】従来の周波数シンセサイザの一実施例を示すブ
ロック図
ロック図
【図４】同実施例の動作原理を説明するためのタイミン
グチャートと信号波形図
グチャートと信号波形図
１１、４１ 位相比較器 １２、４２ 積分器 １３、４３ Ａ／Ｄ変換器 １４、４４ 演算回路 １５、４５、５４ スイッチ １６、４７ ＲＡＭ １７、４６、４９ Ｄ／Ａ変換器 １８、５１ ＶＣＯ（可変発振器） １９、５２ 分周器
Claims (3)
- 【請求項１】制御信号に応じて、発振周波数が変化する
可変発振器の発振出力を、周波数分周器により分周した
分周出力と安定な基準信号とを位相比較し、その位相差
に応じた信号を制御信号として、前記可変発振器に印加
する位相制御ル−プを有し、前記周波数分周器の分周比
を変化せしめることにより、前記可変発振器の発振出力
を制御する周波数シンセサイザにおいて、 前記発振出力を予め定められた第１の周波数より、予め
定められた第２の周波数に変化せしめる周波数ホッピン
グ時に、前記位相制御ル−プの出力に代えて、予め記憶
装置に記憶された初期値を制御信号として可変発振器に
印加し、発振周波数を前記第２の周波数に近似した周波
数に変化せしめるとともに、前記基準信号に同期して前
記分周器を前記第２の周波数に対応する正規の分周比よ
り低い分周比に設定して駆動し、その当初の第１の分周
出力と前記基準信号との位相差を示す第１の位相差信号
を作成し、その第１の位相差信号と前記初期値との差を
示す差分信号を作成し、前記第１の分周出力後は分周比
を正規の分周比に変化せしめ、その変化後の分周出力と
前記基準信号との位相差を示す第２の位相差信号を順次
作成し、次の第３の周波数へのホッピング時に前記差分
信号と前記第２の位相差信号の和成分を、次回の第２の
周波数へのホッピング時の初期値として前記記憶装置に
記憶せしめることを特徴とする周波数シンセサイザ。 - 【請求項２】第２の位相差信号の作成後は、初期値との
差分信号と第２の位相差信号の和成分を、初期値に代え
て、可変発振器に印加することを特徴とする請求項１に
記載の周波数シンセサイザ。 - 【請求項３】基準信号と分周信号との位相差信号をＡ／
Ｄ変換し、そのＡ／Ｄ変換された信号と、記憶装置から
の初期値を示す信号と、演算回路で演算し、差分信号と
第２の位相差信号の和成分を作成し、その和成分信号を
前記Ｄ／Ａ変換器を介して可変発振器に印加するととも
に、前記初期値信号も前記Ｄ／Ａ変換器を介して可変発
振器に印加することを特徴とする請求項１に記載の周波
数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24968294A JP3040319B2 (ja) | 1994-10-14 | 1994-10-14 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24968294A JP3040319B2 (ja) | 1994-10-14 | 1994-10-14 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116255A true JPH08116255A (ja) | 1996-05-07 |
| JP3040319B2 JP3040319B2 (ja) | 2000-05-15 |
Family
ID=17196640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24968294A Expired - Fee Related JP3040319B2 (ja) | 1994-10-14 | 1994-10-14 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3040319B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006526924A (ja) * | 2003-06-04 | 2006-11-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ビット検出装置及び情報再生装置 |
| CN101882947A (zh) * | 2010-04-22 | 2010-11-10 | 中国电子科技集团公司第三十研究所 | 一种无时差限制跳频同步方法 |
| JP2016539347A (ja) * | 2013-09-30 | 2016-12-15 | エアバス ディフェンス アンド スペイス リミテッド | 剰余数系アナログ−デジタル変換を使用した位相角測定 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102893668B (zh) | 2010-06-07 | 2016-08-10 | 交互数字专利控股公司 | 用于在拥塞网络中传送服务请求消息的方法和装置 |
-
1994
- 1994-10-14 JP JP24968294A patent/JP3040319B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| JP3040319B2 (ja) | 2000-05-15 |
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