JP3413951B2 - デューティ可変パルス波発生器 - Google Patents
デューティ可変パルス波発生器Info
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Description
ューティ可変のパルス波発生器に関し、特にパルス波の
デューティを高精度に連続可変とすることのできるパル
ス波発生器に関するものである。 【0002】 【従来の技術】位相演算器を用いた波形発生器の一例と
して従来より図6に示すようなダイレクトデジタルシン
セサイザ(DDS)方式を採用したものがある。まずこ
のような構成のパルス波発生器について以下に説明す
る。 【0003】DDS方式とは、波形データの記憶された
波形メモリ20に対して指定アドレスを更新して行き、
波形メモリ20から読み出したデータをデジタル・アナ
ログ変換器(以下DA変換器という)30でアナログ波
形に変換する方式のことである。前記指定アドレスは位
相演算器10から供給される。この位相演算器10は加
算器11とラッチ12より構成され、加算器11は周波
数データ(n)とラッチ12の出力をデジタル的に加算
し、その出力をラッチ12に入力する。ラッチ12はク
ロック発振器50からのクロックごとに入力をラッチす
るため、クロックに同期してnずつ増加するデジタルデ
ータを出力する。この出力が波形メモリ20に対する指
定アドレスとして用いられる。 【0004】波形メモリ20は、指定されたアドレスの
データをDA変換器30に出力する。DA変換器30は
送られてきたデジタルデータをアナログ信号に変換す
る。最後にフィルタ40で高周波成分を除去する。 【0005】 【発明が解決しようとする課題】ところでこのような構
成のパルス波発生器では、デューティを変えるたびに波
形メモリ20の内容を書き換える必要があり、デューテ
ィを連続的に変化させるデューティスイープや、パルス
幅変調の連続的な変化などは不可能であった。他方図7
に示すように、ランプ波発生器60から出力されるラン
プ波をコンパレータ70において所定のレベルの直流電
圧と比較することによってパルス波に変換するアナログ
式のパルス波発生器もある。このようなパルス波発生器
ではコンパレータ70に与える直流電圧を変えることに
よりデューティの異なるパルス波を発生することができ
るが、ランプ波の直線性誤差や、直流電圧の誤差、コン
パレータの比較誤差などがパルス波のデューティ精度を
悪くし、またデューティが0%や100%近傍のものは
発生できないという欠点があった。 【0006】本発明の目的は、このような点に鑑みて、
パルス波のデューティを高精度に設定できかつ連続可変
とすることのできるデューティ可変パルス波発生器を提
供することにある。 【0007】 【課題を解決するための手段】このような目的を達成す
るために本発明では、加算器と、クロック信号ごとに前
記加算器のデジタル出力をラッチするラッチから成り、
前記加算器は周波数データ(n)と前記ラッチの出力と
をデジタル的に加算し、前記ラッチよりクロック信号ご
とにnずつ増加するデジタルデータが得られるように構
成された位相演算器(10)と、この位相演算器(1
0)の出力の最上位ビットの信号に基づいて波形周期の
先頭でパルスを発生するパルス発生部(80)と、デュ
ーティデータをラッチするためのフリップフロップ(1
00)と、前記パルス発生部(80)の出力パルスに関
連してデューティデータまたは前記フリップフロップ
(100)の出力のいずれか一方を選択してフリップフ
ロップ(100)に入力するスイッチ(90)と、前記
位相演算器(10)の出力データと前記フリップフロッ
プ(100)の出力データとを大小比較するコンパレー
タ(110)を備え、デューティが連続可変のパルスを
コンパレータより得ることができるように構成したこと
を特徴とする。 【0008】 【作用】クロックに同期して所定の量で増加するデジタ
ルデータを位相演算器より発生させる。パルス発生部で
はこのデジタルデータの最上位ビットに基づいて波形周
期の先頭でパルスを発生する。そしてこのパルスが出た
とき、予め設定されたデューティデータがフリップフロ
ップにラッチされる。コンパレータは位相演算器の出力
と前記フリップフロップの出力であるデューティデータ
とを大小比較し、位相演算器の出力がデューティデータ
より小さい場合はHIGHレベル、逆の場合はLOWレ
ベルとなるパルスを出力する。この出力パルスはデュー
ティデータに応じたデューティとなっている。デューテ
ィデータを変更するとコンパレータの出力パルスのデュ
ーティは連続的に変わる。 【0009】 【実施例】以下図面を用いて本発明を詳しく説明する。
図1は本発明に係るデューティ可変パルス波発生器の一
実施例を示す構成図である。なお、図5と同等部分には
同一符号を付し、その部分の説明は省略する。なお、実
施例では位相演算器10内部の加算器11とラッチ12
の入出力信号はすべてNビットであるとする。図1にお
いて、80はパルス発生部、90はパルス発生部80の
出力で駆動されるスイッチ、100はスイッチ90の出
力を受けるフリップフロップ(FF)、110はコンパ
レータである。 【0010】パルス発生部80は、位相演算器10の出
力の最上位ビット(MSB)およびクロックを受けて波
形周期の先頭でパルスを発生するもので、図2にその一
実施例を示す。図2において、61は位相演算器10の
出力のMSBを受けるエッジトリガ形のフリップフロッ
プ、82はMSB信号とフリップフロップ81の反転出
力を受けるNORゲートである。なおMSBはクロック
に同期して変化するが、厳密には位相演算器10の回路
素子に応答の遅れがあるため出力データはクロックの立
ち上がりの時点よりわずかに遅れて変化する。そのた
め、フリップフロップ81ではMSBを1クロック遅れ
てラッチする形となる。このような構成においてMSB
信号とそれをラッチした信号(ただし反転出力)とが共
にLOWレベルとなるのは位相演算器10の出力が00
H(Hは数値00が16進数であることを表わす符号)
の期間(波形周期の先頭)である。したがって、NOR
ゲート82からは波形周期の先頭でHIGHレベルとな
るパルスが発生する。 【0011】スイッチ90は、デューティデータまたは
フリップフロップ100の出力データのいずれか一方を
選択するもので、パルス発生部80の出力がHIGHレ
ベルの時はデューティデータ(M+1ビット)を選択
し、パルス発生部80の出力がLOWレベルの時はフリ
ップフロップ100の出力(M+1ビット)を選択す
る。スイッチ90の出力はフリップフロップ100に加
えられる。 【0012】フリップフロップ100はエッジトリガ形
のフリップフロップであり、ここではクロック発生器5
0のクロックに同期して同時に動作するM+1個のフリ
ップフロップでM+1ビットの入力信号を並列に受けて
いる。 【0013】コンパレータ110は位相演算器10の出
力(Nビット)の上位Mビット(ただし、N≧M)とフ
リップフロップ100の出力(M+1ビット)との大小
比較を行う。フリップフロップ100の出力が位相演算
器10の出力より大きい場合、コンパレータ110の出
力はHIGHレベルとなり、フリップフロップ100の
出力が位相演算器10に等しいかまたはそれ以下の場合
はコンパレータ110の出力はLOWレベルとなる。 【0014】このような構成における動作を図3ないし
図5のタイムチャートを参照して次に説明する。なお、
ここではMを8、周波数データnを20Hとする。 【0015】(1) デューティデータを040Hから08
0Hに設定変更した場合(図3の場合) 位相演算器10の出力データのMSBは位相演算器10
の出力が00H〜7FHの範囲ではLOWレベル、80
H〜FFHではHIGHレベルとなる。パルス発生部8
0はこのMSBをもとに波形周期の先頭(位相演算器1
0の出力が00Hのとき)でHIGHレベルとなるパル
ス(周期同期パルス)を発生する(図3の(d))。パ
ルス発生部80の出力パルスがHIGHレベルのときス
イッチ90によりデューティデータ(080Hに設定さ
れている)が選択され、フリップフロップ100に与え
られる。ただし、クロックの立ち上がり時点に対してデ
ューティデータの選択されるタイミングがわずかに遅れ
るため、次のクロック(位相演算器10の出力が20H
となるときのクロック)の立ち上がりでフリップフロッ
プ100の出力が図3の(e)に示すように080Hに
変わる。これにより、コンパレータ110の出力は同図
(f)に示すように位相演算器10の出力が00H〜7
FHの間はHIGHレベル、80H〜FFHの間はLO
Wレベルとなり、デューティ50%のパルスとなる。 【0016】(2) 次にデューティデータを080Hから
000Hに設定変更した場合(図4の場合) フリップフロップ100の出力は、上記と同様に位相演
算器10の出力が000Hの時にHIGHレベルとなる
周期同期パルスによりデューティデータ000Hが選択
され、位相演算器10の出力が020Hに変わる時点で
フリップフロップ100の出力は000Hに変わる(図
4の(e))。その後デューティデータを変更しない限
りフリップフロップ100の出力は変わらず、したがっ
てコンパレータ110の出力もLOWレベルのままであ
り、コンパレータの出力はデューティ0%となる。 【0017】(3) 次にデューティデータを000Hから
100Hに設定変更した場合(図5の場合) 上記の場合と同様な動作によりフリップフロップ100
の出力が100Hに変わり、その後の位相演算器10の
出力は常に100Hより小さいためコンパレータ110
の出力は常にHIGHレベルとなり、デューティ100
%の出力となる。 【0018】なお、フリップフロップ100の内容を波
形周期の先頭に同期して更新するようにしたのは、デュ
ーティ可変に不連続点ができないようにするためであ
る。デューティデータの切り換え直後の1周期はデュー
ティデータ通りのデューティにならない場合もあり得る
が、そのデューティは必ず元のデューティと切り換え後
のデューティの中間のデューティであり、デューティ切
り換えが不連続になることはない。 【0019】以上のような動作により、デューティ0%
から100%の範囲においてデューティを高精度かつ連
続可変にすることができる。 【0020】なお、コンパレータ110の出力にアンプ
やパルスドライバなどを接続すれば、ファンクションジ
ェネレータなどのパルス波発生器を簡単に実現すること
ができる。なお、DDS方式でパルス波を発生する場合
の波形データは最小値と最大値のみであり、デューティ
の分解能を上げるためにはメモリ長(メモリ容量)を長
くすればよいが、デューティの分解能を上げるためにメ
モリ長を長くするのは無駄が多く価格も高くなる。本発
明ではビット数を多くするだけでデューティの分解能を
容易に上げることができる。例えばM=8(ビット)の
場合は、100%÷256=0.39%であるが、M=
16に増やすと、100%÷65536≒0.0015
%となり分解能が飛躍的に向上する。なお、この程度の
ビット数の増加は価格にはあまり影響しない。 【0021】本発明においては、出力パルス波に1クロ
ックジッタが発生するが、周期に比較して十分無視でき
る周波数で用いればそのジッタは実用上問題とならな
い。 【0022】以上のように、パルス波のデューティを高
精度に連続可変とすることができるが、本発明は実施例
に限定されるものではなく、本発明の目的を逸脱しない
範囲で構成上の変形が適宜可能である。例えば、別の位
相演算器およびメモリを用いてデューティデータを発生
するような構成としてもよく、このような構成によれば
スイープや任意の変調を容易に行うことができる。 【0023】 【発明の効果】以上説明したように本発明によれば、パ
ルス波のデューティを高精度に連続可変とすることがで
きる。また、デューティの分解能を上げるためには本発
明によればビット数を多くするだけですみ、コストに影
響せずに簡単にデューティの分解能を上げることができ
るという利点もある。
一実施例を示す構成図である。 【図2】パルス発生部の一実施例を示す構成図である。 【図3】デューティ50%のパルス発生の場合のタイム
チャートである。 【図4】デューティ0%のパルス発生の場合のタイムチ
ャートである。 【図5】デューティ100%のパルス発生の場合のタイ
ムチャートである。 【図6】DDS方式を用いた波形発生器の一例を示す構
成図である。 【図7】アナログ式のパルス波発生器の一例を示す構成
図である。 【符号の説明】 10 位相演算器 11 加算器 12 ラッチ 50 クロック発振器 80 パルス発生部 90 スイッチ 100 フリップフロップ 110 コンパレータ
Claims (1)
- (57)【特許請求の範囲】 【請求項1】加算器と、クロック信号ごとに前記加算器
のデジタル出力をラッチするラッチから成り、前記加算
器は周波数データ(n)と前記ラッチの出力とをデジタ
ル的に加算し、前記ラッチよりクロック信号ごとにnず
つ増加するデジタルデータが得られるように構成された
位相演算器(10)と、 この位相演算器(10)の出力の最上位ビットの信号に
基づいて波形周期の先頭でパルスを発生するパルス発生
部(80)と、 デューティデータをラッチするためのフリップフロップ
(100)と、 前記パルス発生部(80)の出力パルスに関連してデュ
ーティデータまたは前記フリップフロップ(100)の
出力のいずれか一方を選択してフリップフロップ(10
0)に入力するスイッチ(90)と、 前記位相演算器(10)の出力データと前記フリップフ
ロップ(100)の出力データとを大小比較するコンパ
レータ(110)を具備し、前記デューティデータに関
連したデューティのパルスが前記コンパレータ(90)
より出力されるように構成したことを特徴とするデュー
ティ可変パルス発生器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10048694A JP3413951B2 (ja) | 1994-05-16 | 1994-05-16 | デューティ可変パルス波発生器 |
Applications Claiming Priority (1)
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Publication Number | Publication Date |
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JPH07307647A JPH07307647A (ja) | 1995-11-21 |
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Family
ID=14275265
Family Applications (1)
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JP10048694A Expired - Fee Related JP3413951B2 (ja) | 1994-05-16 | 1994-05-16 | デューティ可変パルス波発生器 |
Country Status (1)
Country | Link |
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JP (1) | JP3413951B2 (ja) |
Families Citing this family (2)
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---|---|---|---|---|
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CN114848198B (zh) * | 2022-04-20 | 2024-04-19 | 深圳素士科技股份有限公司 | 冲牙器波浪式输出水流的控制方法及装置 |
-
1994
- 1994-05-16 JP JP10048694A patent/JP3413951B2/ja not_active Expired - Fee Related
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