JPH1041817A - 周期発生回路 - Google Patents
周期発生回路Info
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- JPH1041817A JPH1041817A JP8213092A JP21309296A JPH1041817A JP H1041817 A JPH1041817 A JP H1041817A JP 8213092 A JP8213092 A JP 8213092A JP 21309296 A JP21309296 A JP 21309296A JP H1041817 A JPH1041817 A JP H1041817A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 本発明は、連続した周期を高分解能で発生で
きる周期発生回路を提供する。 【解決手段】 基準周期発生手段の周期信号を、ＰＬ
Ｌ回路の一方の位相比較入力端に与えて、所望の周期を
発生する周期発生回路において、前記ＰＬＬ回路はＶＣ
Ｏの出力をＤＤＳで受け、該ＤＤＳの出力を前記ＰＬＬ
回路の他方の位相比較入力端に与えて発振させる解決手
段。
きる周期発生回路を提供する。 【解決手段】 基準周期発生手段の周期信号を、ＰＬ
Ｌ回路の一方の位相比較入力端に与えて、所望の周期を
発生する周期発生回路において、前記ＰＬＬ回路はＶＣ
Ｏの出力をＤＤＳで受け、該ＤＤＳの出力を前記ＰＬＬ
回路の他方の位相比較入力端に与えて発振させる解決手
段。
Description
【０００１】
【発明の属する技術分野】本発明は、連続した周期を高
分解能で発生できる周期発生回路に関する。
分解能で発生できる周期発生回路に関する。
【０００２】
【従来の技術】従来技術の例について、図５と、図６と
を参照して説明する。図５に示すように、従来の連続し
た周期を発生させる周期発生回路の構成は、基準周期発
生器１０と、カウンタ７１と、ディレー制御カウンタ７
２と、スイッチＳＷ１、ＳＷ２〜ＳＷｎと、ディレー素
子ＤＬ１、ＤＬ２〜ＤＬｎとで構成している。
を参照して説明する。図５に示すように、従来の連続し
た周期を発生させる周期発生回路の構成は、基準周期発
生器１０と、カウンタ７１と、ディレー制御カウンタ７
２と、スイッチＳＷ１、ＳＷ２〜ＳＷｎと、ディレー素
子ＤＬ１、ＤＬ２〜ＤＬｎとで構成している。
【０００３】基準周期発生器１０は、基準となる周期Ｔ
の信号を発生する。カウンタ７１は、基準周期発生器１
０の出力する周期信号を所望周期となるように分周して
パルス化し、かつダイナミックに分周比の制御を受け
る。ディレー素子ＤＬ１、ＤＬ２〜ＤＬｎは、それぞれ
遅延時間がＴ／２、Ｔ／２2 〜Ｔ／２n の遅延素子であ
る。
の信号を発生する。カウンタ７１は、基準周期発生器１
０の出力する周期信号を所望周期となるように分周して
パルス化し、かつダイナミックに分周比の制御を受け
る。ディレー素子ＤＬ１、ＤＬ２〜ＤＬｎは、それぞれ
遅延時間がＴ／２、Ｔ／２2 〜Ｔ／２n の遅延素子であ
る。
【０００４】スイッチＳＷ１〜ＳＷｎは、信号がディレ
ー素子ＤＬ１、ＤＬ２〜ＤＬｎを通過して遅延させる
か、スルーで通過させるかをダイナミックに選択する半
導体スイッチである。ディレー制御カウンタ７２は、カ
ウンタ７１と、スイッチＳＷ１、ＳＷ２〜ＳＷｎとをダ
イナミックに制御して、所望の出力周期を発生可能にす
る。
ー素子ＤＬ１、ＤＬ２〜ＤＬｎを通過して遅延させる
か、スルーで通過させるかをダイナミックに選択する半
導体スイッチである。ディレー制御カウンタ７２は、カ
ウンタ７１と、スイッチＳＷ１、ＳＷ２〜ＳＷｎとをダ
イナミックに制御して、所望の出力周期を発生可能にす
る。
【０００５】例えば、基準周期発生器１０の発生する信
号の周期Ｔを８ｎｓとし、カウンタ７１は１／１で出力
し、ｎを３とすると、ディレー素子ＤＬ１、ＤＬ２、Ｄ
Ｌ３は、それぞれスルーとの遅延時間差が４ｎｓ、２ｎ
ｓ、１ｎｓの遅延素子となる。
号の周期Ｔを８ｎｓとし、カウンタ７１は１／１で出力
し、ｎを３とすると、ディレー素子ＤＬ１、ＤＬ２、Ｄ
Ｌ３は、それぞれスルーとの遅延時間差が４ｎｓ、２ｎ
ｓ、１ｎｓの遅延素子となる。
【０００６】ここで、スイッチＳＷ１、ＳＷ２、ＳＷ３
が固定した状態では、出力周期ＴOUT は基準周期発生器
１０の発生する周期と同じ８ｎｓの連続周期が出力でき
る。
が固定した状態では、出力周期ＴOUT は基準周期発生器
１０の発生する周期と同じ８ｎｓの連続周期が出力でき
る。
【０００７】次に、図６に示すように、非整数倍の周期
９ｎｓを出力する場合は、カウンタ７１出力の周期の第
２周期目にはＤＬ３側の１ｎｓを付加して８＋１＝９ｎ
ｓ後に出力し、第３周期目にはＤＬ２の２ｎｓを付加し
て８＋２＝１０ｎｓ後に出力し、第４周期目にはＤＬ２
とＤＬ３の３ｎｓを付加して８＋３＝１１ｎｓ後に出力
する。
９ｎｓを出力する場合は、カウンタ７１出力の周期の第
２周期目にはＤＬ３側の１ｎｓを付加して８＋１＝９ｎ
ｓ後に出力し、第３周期目にはＤＬ２の２ｎｓを付加し
て８＋２＝１０ｎｓ後に出力し、第４周期目にはＤＬ２
とＤＬ３の３ｎｓを付加して８＋３＝１１ｎｓ後に出力
する。
【０００８】同様にして、遅延時間を１ｎｓから７ｎｓ
まで周期毎に順次＋１ｎｓ追加して、７ｎｓを追加した
次の周期でカウンタ７１からの出力を１つ減じる。そし
て、以後はこの制御を繰り返し行うことで、９ｎｓの周
期信号が連続出力できる。
まで周期毎に順次＋１ｎｓ追加して、７ｎｓを追加した
次の周期でカウンタ７１からの出力を１つ減じる。そし
て、以後はこの制御を繰り返し行うことで、９ｎｓの周
期信号が連続出力できる。
【０００９】このように、スイッチＳＷ１、ＳＷ２、Ｓ
Ｗ３と、カウンタ７１を基準周期発生器１０の発生する
周期ごとに、ディレー制御カウンタ７２でダイナミック
に切り換えることで、基準周期発生器１０の発生する周
期８ｎｓよりも１ｎｓ長い周期を連続して出力できる。
この場合、発生周期の周期を変化できる最小分解能は１
ｎｓとなる。
Ｗ３と、カウンタ７１を基準周期発生器１０の発生する
周期ごとに、ディレー制御カウンタ７２でダイナミック
に切り換えることで、基準周期発生器１０の発生する周
期８ｎｓよりも１ｎｓ長い周期を連続して出力できる。
この場合、発生周期の周期を変化できる最小分解能は１
ｎｓとなる。
【００１０】
【発明が解決しようとする課題】上記説明のように、従
来の連続した周期を発生する周期発生回路では、発生信
号周期の分解能を上げようとすると、それに応じてディ
レー素子の数が増大するし、さらにディレー素子の遅延
時間精度が必要となる実用上の不便があった。そこで、
本発明は、こうした問題に鑑みなされたもので、その目
的は、連続した周期を高分解能で発生させる周期発生回
路を提供することである。
来の連続した周期を発生する周期発生回路では、発生信
号周期の分解能を上げようとすると、それに応じてディ
レー素子の数が増大するし、さらにディレー素子の遅延
時間精度が必要となる実用上の不便があった。そこで、
本発明は、こうした問題に鑑みなされたもので、その目
的は、連続した周期を高分解能で発生させる周期発生回
路を提供することである。
【００１１】
【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた請求項１に記載の発明は、基準周期発生
手段の周期信号を、ＰＬＬ回路の一方の位相比較入力端
に与えて、所望の周期を発生する周期発生回路におい
て、前記ＰＬＬ回路はＶＣＯの出力をＤＤＳで受け、該
ＤＤＳの出力を前記ＰＬＬ回路の他方の位相比較入力端
に与えて発振させることを特徴とした周期発生回路を要
旨としている。
ためになされた請求項１に記載の発明は、基準周期発生
手段の周期信号を、ＰＬＬ回路の一方の位相比較入力端
に与えて、所望の周期を発生する周期発生回路におい
て、前記ＰＬＬ回路はＶＣＯの出力をＤＤＳで受け、該
ＤＤＳの出力を前記ＰＬＬ回路の他方の位相比較入力端
に与えて発振させることを特徴とした周期発生回路を要
旨としている。
【００１２】また、上記目的を達成するためになされた
請求項２に記載の発明は、基準周期を発生する基準周期
発生器１０と、該基準周期発生器１０の信号を位相比較
入力の一方の位相比較入力端に受ける位相比較器２０
と、該位相比較器２０の出力を平滑するループフィルタ
４０と、該ループフィルタ４０の出力電圧を受けて発振
するＶＣＯ５０と、該ＶＣＯ５０の発振出力を前記位相
比較器２０の他方の位相比較端に帰還するＤＤＳ３０
と、を具備して高分解能の周期発生ができることを特徴
とした周期発生回路を要旨としている。
請求項２に記載の発明は、基準周期を発生する基準周期
発生器１０と、該基準周期発生器１０の信号を位相比較
入力の一方の位相比較入力端に受ける位相比較器２０
と、該位相比較器２０の出力を平滑するループフィルタ
４０と、該ループフィルタ４０の出力電圧を受けて発振
するＶＣＯ５０と、該ＶＣＯ５０の発振出力を前記位相
比較器２０の他方の位相比較端に帰還するＤＤＳ３０
と、を具備して高分解能の周期発生ができることを特徴
とした周期発生回路を要旨としている。
【００１３】さらに、上記目的を達成するためになされ
た請求項３に記載の発明は、請求項１または２記載の発
振出力を受けて、分周して出力する分周手段を設けた周
期発生回路を要旨としている。
た請求項３に記載の発明は、請求項１または２記載の発
振出力を受けて、分周して出力する分周手段を設けた周
期発生回路を要旨としている。
【００１４】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１５】
（実施例１）本発明の実施例１について、図１と、図３
と、図４とを参照して説明する。構成は、図１に示すよ
うに、基準周期発生器１０と、位相比較器２０と、ＤＤ
Ｓ３０と、ループフィルタ４０と、ＶＣＯ５０とで構成
している。
と、図４とを参照して説明する。構成は、図１に示すよ
うに、基準周期発生器１０と、位相比較器２０と、ＤＤ
Ｓ３０と、ループフィルタ４０と、ＶＣＯ５０とで構成
している。
【００１６】図１に示すＰＬＬ回路６０において、位相
同期ループは、位相比較器２０により、外部の基準周期
発生器１０の出力信号とＤＤＳ３０の出力信号との位相
が一致するように制御される。
同期ループは、位相比較器２０により、外部の基準周期
発生器１０の出力信号とＤＤＳ３０の出力信号との位相
が一致するように制御される。
【００１７】その結果、ＰＬＬ回路６０のロック状態に
おいて、基準周期発生器１０の出力信号の周波数ｆa と
ＤＤＳ３０の出力信号の周波数ｆb は等しくなるので下
記の式（１）となる。 ｆa ＝ｆb ・・・・（１）
おいて、基準周期発生器１０の出力信号の周波数ｆa と
ＤＤＳ３０の出力信号の周波数ｆb は等しくなるので下
記の式（１）となる。 ｆa ＝ｆb ・・・・（１）
【００１８】ここで、ＤＤＳ３０の一例について、内部
原理ブロック図を示す図３と、出力信号波形を示す図４
を参照して概要を説明する。ＤＤＳ（Direct Digital S
ynthesizer）とは、デジタル的に任意の周波数のデジタ
ル・サイン波信号を出力するシンセサイザである。
原理ブロック図を示す図３と、出力信号波形を示す図４
を参照して概要を説明する。ＤＤＳ（Direct Digital S
ynthesizer）とは、デジタル的に任意の周波数のデジタ
ル・サイン波信号を出力するシンセサイザである。
【００１９】例えば、図３に示すようにＤＤＳは、３２
ビット長の位相加算設定レジスタ３３と、加算器３４
と、デジタル・サイン波形の１サイクル分のアドレスを
発生するアドレスカウンタ３５と、デジタル・サイン波
形発生用の１２ビットのデータを出力するＲＯＭテーブ
ル・メモリ３６と、ＤＡ変換器３７と、ローパスフィル
タのＬＰＦ３８とで構成される。
ビット長の位相加算設定レジスタ３３と、加算器３４
と、デジタル・サイン波形の１サイクル分のアドレスを
発生するアドレスカウンタ３５と、デジタル・サイン波
形発生用の１２ビットのデータを出力するＲＯＭテーブ
ル・メモリ３６と、ＤＡ変換器３７と、ローパスフィル
タのＬＰＦ３８とで構成される。
【００２０】そして、位相加算設定レジスタ３３に位相
加算データを設定すると、加算器３４が基準クロック入
力を位相加算データに対応したクロック周波数に変換し
て出力する。
加算データを設定すると、加算器３４が基準クロック入
力を位相加算データに対応したクロック周波数に変換し
て出力する。
【００２１】このＤＤＳ３０出力のクロック周波数は、
下記の式（２）の計算式に示すように、高分解能ピッチ
で発生でき、しかも、この設定の切換わり時において
も、出力波形の位相の連続性は保たれる。このクロック
周波数を、アドレスカウンタ３５に与えて、カウントさ
せる。 ｆDDS ＝（ＤP ／２n ）・ｆc ・・・・（２） ここで、 ｆDDS ：ＤＤＳ出力のクロック周波数 ｎ ：位相加算設定レジスタのサイズ（ビット） ｆc ：基準クロックの周波数 ＤP ：位相加算データ
下記の式（２）の計算式に示すように、高分解能ピッチ
で発生でき、しかも、この設定の切換わり時において
も、出力波形の位相の連続性は保たれる。このクロック
周波数を、アドレスカウンタ３５に与えて、カウントさ
せる。 ｆDDS ＝（ＤP ／２n ）・ｆc ・・・・（２） ここで、 ｆDDS ：ＤＤＳ出力のクロック周波数 ｎ ：位相加算設定レジスタのサイズ（ビット） ｆc ：基準クロックの周波数 ＤP ：位相加算データ
【００２２】そして、クロック周波数をカウントしてい
くことで、ＲＯＭテーブル・メモリ３６用のアドレスを
発生出力している。
くことで、ＲＯＭテーブル・メモリ３６用のアドレスを
発生出力している。
【００２３】このアドレス発生によって、ＲＯＭテーブ
ル・メモリ３６の内容、即ち１２ビット長のサイン波コ
ードデータをＤＡ変換器３７でＤＡ変換すると、図４の
（ａ）に示すデジタル階段状サイン波形となる。また、
その階段状サイン波形はＬＰＦ３８でスムージングされ
て図４の（ｂ）に示すなめらかなサイン波形となる。
ル・メモリ３６の内容、即ち１２ビット長のサイン波コ
ードデータをＤＡ変換器３７でＤＡ変換すると、図４の
（ａ）に示すデジタル階段状サイン波形となる。また、
その階段状サイン波形はＬＰＦ３８でスムージングされ
て図４の（ｂ）に示すなめらかなサイン波形となる。
【００２４】次に、図１において、基準周期発生器１０
の周波数をｆa 、ＤＤＳ３０の出力周波数をｆb 、ＶＣ
Ｏ５０の出力周波数をｆVCO とすると、上記（２）式は
式（１）から下記の（３）式となる。 ｆa ＝（ＤP ／２n ）・ｆVCO ・・・・（３）
の周波数をｆa 、ＤＤＳ３０の出力周波数をｆb 、ＶＣ
Ｏ５０の出力周波数をｆVCO とすると、上記（２）式は
式（１）から下記の（３）式となる。 ｆa ＝（ＤP ／２n ）・ｆVCO ・・・・（３）
【００２５】（３）式から（４）式が得られる。 ｆVCO ＝（ｆa ／ＤP ）・２n ・・・・（４） ここで、周波数の代わりに周期を用いれば、基準周期発
生器１０の周波数ｆa の周期をＴとし、ＶＣＯ５０の出
力の周期をＴOUT とすると、ｆVCO ＝１／ＴOUT なの
で、（５）式となる。 ＴOUT ＝（Ｔ／２n ）・ＤP ・・・・（５）
生器１０の周波数ｆa の周期をＴとし、ＶＣＯ５０の出
力の周期をＴOUT とすると、ｆVCO ＝１／ＴOUT なの
で、（５）式となる。 ＴOUT ＝（Ｔ／２n ）・ＤP ・・・・（５）
【００２６】従って、（５）式からＰＬＬ回路６０の出
力周期ＴOUT は基準周期発生器１０の周期Ｔの（１／２
n ）の分解能で設定できることになる。
力周期ＴOUT は基準周期発生器１０の周期Ｔの（１／２
n ）の分解能で設定できることになる。
【００２７】例えば、Ｔ＝１μｓ、ｎ＝３２ならば、出
力周期ＴOUT の設定分解能は、１μｓ／２32≒２３３×
１０-18 ｓとなり、従来の回路に比較して圧倒的に高分
解能の設定ができる。
力周期ＴOUT の設定分解能は、１μｓ／２32≒２３３×
１０-18 ｓとなり、従来の回路に比較して圧倒的に高分
解能の設定ができる。
【００２８】そして、現実的なＰＬＬ回路において、Ｖ
ＣＯ５０に５０〜１００ＭＨｚで可変できるものを用い
たとすると、１０ｎｓから２０ｎｓの周期迄を、２３３
×１０-18 ｓの分解能のステップで発生できる。
ＣＯ５０に５０〜１００ＭＨｚで可変できるものを用い
たとすると、１０ｎｓから２０ｎｓの周期迄を、２３３
×１０-18 ｓの分解能のステップで発生できる。
【００２９】（実施例２）本発明の実施例２は、広い範
囲で高分解能の周期信号を発生させる構成例である。こ
れについて、図２を参照して説明する。図２に示すよう
に、本実施例２の構成は、実施例１の構成に分周器７０
を追加した構成になっている。従って、ＰＬＬ回路６０
の動作は実施例１と同じなので説明を省略する。
囲で高分解能の周期信号を発生させる構成例である。こ
れについて、図２を参照して説明する。図２に示すよう
に、本実施例２の構成は、実施例１の構成に分周器７０
を追加した構成になっている。従って、ＰＬＬ回路６０
の動作は実施例１と同じなので説明を省略する。
【００３０】次に、図２のＰＬＬ回路６０において、１
０ｎｓから２０ｎｓの周期迄を、２３３×１０-18 ｓの
分解能で発生した場合に、分周器７０で１／１０に分周
したとすると、１００ｎｓから２００ｎｓの範囲で周期
発生ができる。ただし、このときの周期の設定分解能は
２３３×１０-17 ｓとなる。このように、分周器７０の
分周比の設定を変えることで、広い範囲の周期発生が可
能になる。
０ｎｓから２０ｎｓの周期迄を、２３３×１０-18 ｓの
分解能で発生した場合に、分周器７０で１／１０に分周
したとすると、１００ｎｓから２００ｎｓの範囲で周期
発生ができる。ただし、このときの周期の設定分解能は
２３３×１０-17 ｓとなる。このように、分周器７０の
分周比の設定を変えることで、広い範囲の周期発生が可
能になる。
【００３１】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
従来の周期発生回路で必要とした遅延素子が不要となる
ので部品点数が少なくなり、しかも出力周期範囲で高分
解能の周期設定ができる周期発生回路が容易に得られる
効果がある。
施され、以下に記載されるような効果を奏する。即ち、
従来の周期発生回路で必要とした遅延素子が不要となる
ので部品点数が少なくなり、しかも出力周期範囲で高分
解能の周期設定ができる周期発生回路が容易に得られる
効果がある。
【図１】本発明の実施例１の周期発生回路のブロック図
である。
である。
【図２】本発明の実施例２の周期発生回路のブロック図
である。
である。
【図３】ＤＤＳのブロック図である。
【図４】ＤＤＳ出力の波形である。
【図５】従来の周期発生回路のブロック図である。
【図６】従来の周期発生回路のタイムチャートである。
１０ 基準周期発生器 ２０ 位相比較器 ３０ ＤＤＳ ３３ 位相加算設定レジスタ ３４ 加算器 ３５ アドレスカウンタ ３６ ＲＯＭテーブル・メモリ ３７ ＤＡ変換器 ３８ ＬＰＦ ４０ ループフィルタ ５０ ＶＣＯ ７０ 分周器 ７１ カウンタ ７２ ディレー制御カウンタ ＳＷ１、ＳＷ２〜ＳＷｎ スイッチ ＤＬ１、ＤＬ２〜ＤＬｎ ディレー素子
Claims (3)
- 【請求項１】 基準周期発生手段の周期信号を、ＰＬＬ
回路の一方の位相比較入力端に与えて、所望の周期を発
生する周期発生回路において、 前記ＰＬＬ回路はＶＣＯの出力をＤＤＳで受け、該ＤＤ
Ｓの出力を前記ＰＬＬ回路の他方の位相比較入力端に与
えて発振させることを特徴とした周期発生回路。 - 【請求項２】 基準周期を発生する基準周期発生器（１
０）と、 該基準周期発生器（１０）の信号を位相比較入力の一方
の位相比較入力端に受ける位相比較器（２０）と、 該位相比較器（２０）の出力を平滑するループフィルタ
（４０）と、 該ループフィルタ（４０）の出力電圧を受けて発振する
ＶＣＯ（５０）と、 該ＶＣＯ（５０）の発振出力を前記位相比較器（２０）
の他方の位相比較端に帰還するＤＤＳ（３０）と、 を具備して高分解能の周期発生ができることを特徴とし
た周期発生回路。 - 【請求項３】 請求項１または２記載の発振出力を受け
て、分周して出力する分周手段を設けた周期発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213092A JPH1041817A (ja) | 1996-07-24 | 1996-07-24 | 周期発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213092A JPH1041817A (ja) | 1996-07-24 | 1996-07-24 | 周期発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041817A true JPH1041817A (ja) | 1998-02-13 |
Family
ID=16633436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8213092A Withdrawn JPH1041817A (ja) | 1996-07-24 | 1996-07-24 | 周期発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041817A (ja) |
-
1996
- 1996-07-24 JP JP8213092A patent/JPH1041817A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031007 |