JP3317343B2 - 周波数合成回路及び周波数合成方法 - Google Patents
周波数合成回路及び周波数合成方法Info
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- JP3317343B2 JP3317343B2 JP10676999A JP10676999A JP3317343B2 JP 3317343 B2 JP3317343 B2 JP 3317343B2 JP 10676999 A JP10676999 A JP 10676999A JP 10676999 A JP10676999 A JP 10676999A JP 3317343 B2 JP3317343 B2 JP 3317343B2
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Description
【０００１】
【発明の属する技術分野】本発明は周波数合成回路に関
し、特に所望の周波数信号をパルス列から直接合成する
直接デジタル合成型の周波数合成方法及び回路に関す
る。
し、特に所望の周波数信号をパルス列から直接合成する
直接デジタル合成型の周波数合成方法及び回路に関す
る。
【０００２】
【従来の技術】従来、この種の周波数合成回路では、有
限桁のデジタル信号によって所望の周波数信号（以下、
主信号と称す）を合成しているため、主信号成分だけで
なく、回路を動作させるための基準クロックの周波数成
分、主信号成分と基準クロックの周波数成分の最大公約
数の周波数成分、及びそれらの高調波成分が発生する。
限桁のデジタル信号によって所望の周波数信号（以下、
主信号と称す）を合成しているため、主信号成分だけで
なく、回路を動作させるための基準クロックの周波数成
分、主信号成分と基準クロックの周波数成分の最大公約
数の周波数成分、及びそれらの高調波成分が発生する。
【０００３】このような主信号成分以外の不要な周波数
成分を低減するため、例えば、特開平５−１５２８４９
号公報では、複数の基準周波数源から出力される異なっ
た周波数の基準クロックを時系列に切り替えて主信号を
合成する、図５に示すような回路構成が提案されてい
る。
成分を低減するため、例えば、特開平５−１５２８４９
号公報では、複数の基準周波数源から出力される異なっ
た周波数の基準クロックを時系列に切り替えて主信号を
合成する、図５に示すような回路構成が提案されてい
る。
【０００４】図５は従来の周波数合成回路の一構成例を
示すブロック図である。
示すブロック図である。
【０００５】図５において、従来の周波数合成回路は、
周波数が異なる基準クロックをそれぞれ出力する複数の
基準周波数源１００１、１００２…１００ｎと、基準周
波数源１００１、１００２…１００ｎから出力される基
準クロックのうちの一つを選択するセレクタ１０１と、
２つの入力信号の論理加算結果を出力する論理加算器１
０２と、論理加算器１０２の出力をセレクタ１０１から
出力される基準クロックのタイミングでラッチすると共
に、その出力を論理加算器１０２の一方の入力に帰還す
るフリップフロップ１０３と、フリップフロップ１０３
の出力をアナログ量に変換するデジタル・アナログ変換
器１０４と、所定の増分量を論理加算器１０２の他方の
入力に与える増分量設定部１０５と、増分量設定部１０
５が出力する増分量をセレクタ１０１に同期して変化さ
せるための制御信号を出力する制御回路１０６とによっ
て構成されている。
周波数が異なる基準クロックをそれぞれ出力する複数の
基準周波数源１００１、１００２…１００ｎと、基準周
波数源１００１、１００２…１００ｎから出力される基
準クロックのうちの一つを選択するセレクタ１０１と、
２つの入力信号の論理加算結果を出力する論理加算器１
０２と、論理加算器１０２の出力をセレクタ１０１から
出力される基準クロックのタイミングでラッチすると共
に、その出力を論理加算器１０２の一方の入力に帰還す
るフリップフロップ１０３と、フリップフロップ１０３
の出力をアナログ量に変換するデジタル・アナログ変換
器１０４と、所定の増分量を論理加算器１０２の他方の
入力に与える増分量設定部１０５と、増分量設定部１０
５が出力する増分量をセレクタ１０１に同期して変化さ
せるための制御信号を出力する制御回路１０６とによっ
て構成されている。
【０００６】次に、図５に示した従来の周波数合成回路
の動作について図６を参照して説明する。
の動作について図６を参照して説明する。
【０００７】図６は従来の周波数合成回路の動作の様子
を示す図であり、同図（ａ）は図５に示したフリップフ
ロップの出力情報を示す波形図、同図（ｂ）は図５に示
したデジタル・アナログ変換器の出力波形図である。
を示す図であり、同図（ａ）は図５に示したフリップフ
ロップの出力情報を示す波形図、同図（ｂ）は図５に示
したデジタル・アナログ変換器の出力波形図である。
【０００８】図６（ａ）に示すように、セレクタ１０１
は、制御回路１０６から出力される時系列的な制御信号
にしたがって、基準周波数源１００１、１００２…１０
０ｎから出力される基準クロックを切り換える。
は、制御回路１０６から出力される時系列的な制御信号
にしたがって、基準周波数源１００１、１００２…１０
０ｎから出力される基準クロックを切り換える。
【０００９】論理加算器１０２は、フリップフロップ１
０３の出力に増分量設定部１０５から出力される増分量
を累積加算しフリップフロップ１０３に出力する。この
とき、フリップフロップ１０３の出力は、セレクタ１０
１によって選択された基準クロックのタイミングで、増
分量設定部１０５で設定された増分量だけ増加する鋸歯
状の波形になる。この波形は周波数合成回路から出力さ
せる正弦波（主信号）の位相に相当し、デジタル・アナ
ログ変換器１０４によって、フリップフロップ１０３の
出力情報をコード変換し、さらにアナログ量に変換する
ことで、図６（ｂ）に示すような主信号を得ることがで
きる。
０３の出力に増分量設定部１０５から出力される増分量
を累積加算しフリップフロップ１０３に出力する。この
とき、フリップフロップ１０３の出力は、セレクタ１０
１によって選択された基準クロックのタイミングで、増
分量設定部１０５で設定された増分量だけ増加する鋸歯
状の波形になる。この波形は周波数合成回路から出力さ
せる正弦波（主信号）の位相に相当し、デジタル・アナ
ログ変換器１０４によって、フリップフロップ１０３の
出力情報をコード変換し、さらにアナログ量に変換する
ことで、図６（ｂ）に示すような主信号を得ることがで
きる。
【００１０】増分量設定部１０５は、制御回路１０６か
ら出力される時系列的な制御信号にしたがって、セレク
タ１０１から出力される基準クロックの周波数変化に対
して主信号の周波数が変化しないように、基準周波数源
１００１、１００２…１００ ｎの発振周波数に対応した
増分量を論理加算器１０２に出力する。
ら出力される時系列的な制御信号にしたがって、セレク
タ１０１から出力される基準クロックの周波数変化に対
して主信号の周波数が変化しないように、基準周波数源
１００１、１００２…１００ ｎの発振周波数に対応した
増分量を論理加算器１０２に出力する。
【００１１】このように従来の周波数合成回路では、主
信号の合成に用いる基準クロックの周波数を時系列に変
化させているため、出力端子ＯＵＴから出力される周波
数成分のうち、基準クロックにより発生する周波数成分
のレベルが分散され、主信号以外の離散的な不要周波数
成分のレベルが主信号成分のレベルに対してそれぞれ低
減する。
信号の合成に用いる基準クロックの周波数を時系列に変
化させているため、出力端子ＯＵＴから出力される周波
数成分のうち、基準クロックにより発生する周波数成分
のレベルが分散され、主信号以外の離散的な不要周波数
成分のレベルが主信号成分のレベルに対してそれぞれ低
減する。
【００１２】
【発明が解決しようとする課題】しかしながら上記した
ような従来の周波数合成回路では、複数の基準周波数源
から出力される基準クロック間の位相を制御していない
ため、基準クロックを変更した直後の論理加算器出力の
ラッチタイミングが不定となってしまう。したがって、
論理加算器による増分量加算が適切に行われずに、基準
クロックを切り替える瞬間に広帯域の不要周波数成分が
発生する問題があった。
ような従来の周波数合成回路では、複数の基準周波数源
から出力される基準クロック間の位相を制御していない
ため、基準クロックを変更した直後の論理加算器出力の
ラッチタイミングが不定となってしまう。したがって、
論理加算器による増分量加算が適切に行われずに、基準
クロックを切り替える瞬間に広帯域の不要周波数成分が
発生する問題があった。
【００１３】また、直接デジタル合成方式の周波数合成
回路の出力精度を決める高精度な基準周波数源を複数個
備える必要があるため、回路が大規模になるという問題
があった。
回路の出力精度を決める高精度な基準周波数源を複数個
備える必要があるため、回路が大規模になるという問題
があった。
【００１４】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、基準周
波数を切り替える際に広帯域な不要周波数成分を発生さ
せることがなく、簡易な回路構成で主信号以外の不要な
周波数成分を低減することができる直接デジタル合成型
の周波数合成回路を提供することを目的とする。
る問題点を解決するためになされたものであり、基準周
波数を切り替える際に広帯域な不要周波数成分を発生さ
せることがなく、簡易な回路構成で主信号以外の不要な
周波数成分を低減することができる直接デジタル合成型
の周波数合成回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するため
本発明の周波数合成回路は、所望の周波数信号である主
信号をパルス列から直接合成する直接デジタル合成型の
周波数合成回路であって、基準クロックを出力する基準
周波数源と、前記基準クロックからの遅延量がそれぞれ
異なる複数の基準信号を出力する遅延回路と、前記複数
の基準信号のうちのいずれか１つを選択して出力するセ
レクタと、所定の増分量を出力する増分量設定部と、前
記増分量設定部の出力値を累積加算する累積加算器と、
前記累積加算器の出力を前記セレクタから出力される前
記基準信号のタイミングでラッチするフリップフロップ
と、前記フリップフロップの出力をアナログ量に変換し
て前記主信号を生成するデジタル・アナログ変換器と、
時系列的な制御信号により前記セレクタに前記基準信号
を選択させて、該セレクタから出力される前記基準信号
を時系列的に変化させると共に、前記主信号の周波数が
変化しないように、前記セレクタから出力された基準信
号に応じた前記増分量を、前記セレクタの選択動作に同
期して前記増分量設定部に出力させる制御回路と、を有
する構成である。
本発明の周波数合成回路は、所望の周波数信号である主
信号をパルス列から直接合成する直接デジタル合成型の
周波数合成回路であって、基準クロックを出力する基準
周波数源と、前記基準クロックからの遅延量がそれぞれ
異なる複数の基準信号を出力する遅延回路と、前記複数
の基準信号のうちのいずれか１つを選択して出力するセ
レクタと、所定の増分量を出力する増分量設定部と、前
記増分量設定部の出力値を累積加算する累積加算器と、
前記累積加算器の出力を前記セレクタから出力される前
記基準信号のタイミングでラッチするフリップフロップ
と、前記フリップフロップの出力をアナログ量に変換し
て前記主信号を生成するデジタル・アナログ変換器と、
時系列的な制御信号により前記セレクタに前記基準信号
を選択させて、該セレクタから出力される前記基準信号
を時系列的に変化させると共に、前記主信号の周波数が
変化しないように、前記セレクタから出力された基準信
号に応じた前記増分量を、前記セレクタの選択動作に同
期して前記増分量設定部に出力させる制御回路と、を有
する構成である。
【００１６】また、本発明の他の周波数合成回路は、所
望の周波数信号である主信号をパルス列から直接合成す
る直接デジタル合成型の周波数合成回路であって、基準
クロックを出力する基準周波数源と、前記基準クロック
からの遅延量がそれぞれ異なる複数の基準信号を出力す
る遅延回路と、前記複数の基準信号のうちのいずれか１
つを選択して出力するセレクタと、所定の増分量を出力
する増分量設定部と、前記主信号の周波数に応じた固定
値を出力する周波数設定部と、前記周波数設定部の出力
値を累積加算する累積加算器と、前記増分量設定部の出
力値及び前記累積加算器の出力値を所定のタイミングで
加算する加算器と、前記加算器の出力を前記セレクタか
ら出力される前記基準信号のタイミングでラッチするフ
リップフロップと、前記フリップフロップの出力をアナ
ログ量に変換して前記主信号を生成するデジタル・アナ
ログ変換器と、時系列的な制御信号により前記セレクタ
に前記基準信号を選択させて、該セレクタから出力され
る前記基準信号を時系列的に変化させると共に、前記主
信号の周波数が変化しないように、前記セレクタから出
力された基準信号に応じた前記増分量を、前記セレクタ
の選択動作に同期して前記増分量設定部に出力させる制
御回路と、を有する構成である。
望の周波数信号である主信号をパルス列から直接合成す
る直接デジタル合成型の周波数合成回路であって、基準
クロックを出力する基準周波数源と、前記基準クロック
からの遅延量がそれぞれ異なる複数の基準信号を出力す
る遅延回路と、前記複数の基準信号のうちのいずれか１
つを選択して出力するセレクタと、所定の増分量を出力
する増分量設定部と、前記主信号の周波数に応じた固定
値を出力する周波数設定部と、前記周波数設定部の出力
値を累積加算する累積加算器と、前記増分量設定部の出
力値及び前記累積加算器の出力値を所定のタイミングで
加算する加算器と、前記加算器の出力を前記セレクタか
ら出力される前記基準信号のタイミングでラッチするフ
リップフロップと、前記フリップフロップの出力をアナ
ログ量に変換して前記主信号を生成するデジタル・アナ
ログ変換器と、時系列的な制御信号により前記セレクタ
に前記基準信号を選択させて、該セレクタから出力され
る前記基準信号を時系列的に変化させると共に、前記主
信号の周波数が変化しないように、前記セレクタから出
力された基準信号に応じた前記増分量を、前記セレクタ
の選択動作に同期して前記増分量設定部に出力させる制
御回路と、を有する構成である。
【００１７】このとき、前記制御回路は、前記基準信号
及び前記増分量を、前記基準クロックの周波数と前記主
信号の周波数の最大公約数の周波数で切り替えることが
望ましい。
及び前記増分量を、前記基準クロックの周波数と前記主
信号の周波数の最大公約数の周波数で切り替えることが
望ましい。
【００１８】一方、本発明の周波数合成方法は、所望の
周波数信号である主信号をパルス列から直接合成する直
接デジタル合成型の周波数合成方法であって、基準クロ
ックからの遅延量がそれぞれ異なる複数の基準信号を生
成し、前記複数の基準信号のうちのいずれか１つを選択
して時系列的に変化する基準信号を出力すると共に、前
記主信号の周波数が変化しないように、前記基準信号の
選択動作に同期して、該選択した基準信号に応じた所定
の増分量を出力し、該増分量を累積加算すると共に、該
累積加算結果を前記選択された基準信号のタイミングで
ラッチし、該ラッチ出力をアナログ量に変換して前記主
信号を生成する方法である。
周波数信号である主信号をパルス列から直接合成する直
接デジタル合成型の周波数合成方法であって、基準クロ
ックからの遅延量がそれぞれ異なる複数の基準信号を生
成し、前記複数の基準信号のうちのいずれか１つを選択
して時系列的に変化する基準信号を出力すると共に、前
記主信号の周波数が変化しないように、前記基準信号の
選択動作に同期して、該選択した基準信号に応じた所定
の増分量を出力し、該増分量を累積加算すると共に、該
累積加算結果を前記選択された基準信号のタイミングで
ラッチし、該ラッチ出力をアナログ量に変換して前記主
信号を生成する方法である。
【００１９】また、本発明の他の周波数合成方法は、所
望の周波数信号である主信号をパルス列から直接合成す
る直接デジタル合成型の周波数合成方法であって、基準
クロックからの遅延量がそれぞれ異なる複数の基準信号
を生成し、前記主信号の周波数に応じた固定値を累積加
算し、前記複数の基準信号のうちのいずれか１つを選択
して時系列的に変化する基準信号を出力すると共に、前
記主信号の周波数が変化しないように、前記基準信号の
選択動作に同期して、該選択した基準信号に応じた所定
の増分量を出力し、前記累積加算結果と該増分量を加算
すると共に、該加算結果を前記選択された基準信号のタ
イミングでラッチし、該ラッチ出力をアナログ量に変換
して前記主信号を生成する方法である。
望の周波数信号である主信号をパルス列から直接合成す
る直接デジタル合成型の周波数合成方法であって、基準
クロックからの遅延量がそれぞれ異なる複数の基準信号
を生成し、前記主信号の周波数に応じた固定値を累積加
算し、前記複数の基準信号のうちのいずれか１つを選択
して時系列的に変化する基準信号を出力すると共に、前
記主信号の周波数が変化しないように、前記基準信号の
選択動作に同期して、該選択した基準信号に応じた所定
の増分量を出力し、前記累積加算結果と該増分量を加算
すると共に、該加算結果を前記選択された基準信号のタ
イミングでラッチし、該ラッチ出力をアナログ量に変換
して前記主信号を生成する方法である。
【００２０】このとき、前記基準信号及び前記増分量
を、前記基準クロックの周波数と前記主信号の周波数の
最大公約数の周波数で切り替えることが望ましい。
を、前記基準クロックの周波数と前記主信号の周波数の
最大公約数の周波数で切り替えることが望ましい。
【００２１】上記のように構成された周波数合成回路
は、基準信号の変化に応じて主信号の周波数が変化しな
いように基準クロックの位相量が変更されるため、従来
と同様に主信号以外の個々の離散的な周波数の不要成分
レベルが主信号成分のレベルに対して低下する。
は、基準信号の変化に応じて主信号の周波数が変化しな
いように基準クロックの位相量が変更されるため、従来
と同様に主信号以外の個々の離散的な周波数の不要成分
レベルが主信号成分のレベルに対して低下する。
【００２２】
【発明の実施の形態】次に本発明について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００２３】（第１の実施の形態）図１は本発明の周波
数合成回路の第１の実施の形態の構成を示すブロック図
である。
数合成回路の第１の実施の形態の構成を示すブロック図
である。
【００２４】図１において、第１の実施の形態の周波数
合成回路は、基準クロックを出力する基準周波数源１
と、基準周波数源１から出力される基準クロックの位相
を複数の異なる時間だけ遅延させて出力する遅延回路２
と、遅延回路２から出力される、遅延時間が異なる複数
の基準クロックのうちの１つを選択するセレクタ３と、
２つの入力端子に入力される値を所定のタイミングで加
算すると共に出力値が一方の入力端子に帰還される累積
加算器４と、累積加算器４の出力をセレクタ３から出力
されるタイミングでラッチするフリップフロップ５と、
フリップフロップ５の出力をコード変換すると共にアナ
ログ量に変換するデジタル・アナログ変換器６と、累積
加算器４の他方の入力端子に増分量を与える増分量設定
部７と、増分量設定部７の出力値（増分量）をセレクタ
３に同期して変化させるための制御信号を出力する制御
回路８とによって構成されている。
合成回路は、基準クロックを出力する基準周波数源１
と、基準周波数源１から出力される基準クロックの位相
を複数の異なる時間だけ遅延させて出力する遅延回路２
と、遅延回路２から出力される、遅延時間が異なる複数
の基準クロックのうちの１つを選択するセレクタ３と、
２つの入力端子に入力される値を所定のタイミングで加
算すると共に出力値が一方の入力端子に帰還される累積
加算器４と、累積加算器４の出力をセレクタ３から出力
されるタイミングでラッチするフリップフロップ５と、
フリップフロップ５の出力をコード変換すると共にアナ
ログ量に変換するデジタル・アナログ変換器６と、累積
加算器４の他方の入力端子に増分量を与える増分量設定
部７と、増分量設定部７の出力値（増分量）をセレクタ
３に同期して変化させるための制御信号を出力する制御
回路８とによって構成されている。
【００２５】次に、図１に示した周波数合成回路の動作
について図２を参照して説明する。
について図２を参照して説明する。
【００２６】図２は図１に示した周波数合成回路の動作
の様子を示すタイミングチャートである。
の様子を示すタイミングチャートである。
【００２７】図２に示すように、基準周波数源１から出
力された基準クロック（Ｂ）は遅延回路２に入力され、
遅延回路２からは、遅延量が異なる複数の基準信号
（Ｃ）が出力される。なお、図２は基準信号が２つの場
合を示しており、その位相差はｄである。
力された基準クロック（Ｂ）は遅延回路２に入力され、
遅延回路２からは、遅延量が異なる複数の基準信号
（Ｃ）が出力される。なお、図２は基準信号が２つの場
合を示しており、その位相差はｄである。
【００２８】セレクタ３は、制御回路８から出力される
時系列的な制御信号（Ｄ）にしたがって複数の基準信号
（Ｃ）のうちの一つを選択し、周波数合成回路の動作タ
イミングを決める基準信号（Ｅ）を時系列的に変化させ
る。
時系列的な制御信号（Ｄ）にしたがって複数の基準信号
（Ｃ）のうちの一つを選択し、周波数合成回路の動作タ
イミングを決める基準信号（Ｅ）を時系列的に変化させ
る。
【００２９】累積加算器４は、制御回路８から出力され
る時系列的な制御信号（Ｄ）のタイミングで、増分量設
定部７によって設定された増分量を累積加算し出力値を
増加させる。
る時系列的な制御信号（Ｄ）のタイミングで、増分量設
定部７によって設定された増分量を累積加算し出力値を
増加させる。
【００３０】フリップフロップ５は、セレクタ３で選択
された基準信号(Ｅ)のタイミングで、累積加算器４から
出力された値をラッチする。このとき、フリップフロッ
プ５の出力は、セレクタ３によって選択された基準信号
（Ｅ）のタイミングで、増分量設定部７で設定された増
分量だけ増加する鋸歯状の波形（Ｇ）になる。
された基準信号(Ｅ)のタイミングで、累積加算器４から
出力された値をラッチする。このとき、フリップフロッ
プ５の出力は、セレクタ３によって選択された基準信号
（Ｅ）のタイミングで、増分量設定部７で設定された増
分量だけ増加する鋸歯状の波形（Ｇ）になる。
【００３１】デジタル・アナログ変換器６は、フリップ
フロップ５から出力される情報（Ｇ）をコード変換し、
さらにアナログ量に変換する。このような処理を行うこ
とで従来の基準クロックの周波数を切り換える構成と同
様に、出力端子ＯＵＴから所望の正弦波信号を出力する
ことができる。
フロップ５から出力される情報（Ｇ）をコード変換し、
さらにアナログ量に変換する。このような処理を行うこ
とで従来の基準クロックの周波数を切り換える構成と同
様に、出力端子ＯＵＴから所望の正弦波信号を出力する
ことができる。
【００３２】増分量設定部７は、セレクタ３で選択され
る基準信号（Ｅ）の変化に対して主信号の周波数が変化
しないように基準信号（Ｅ）の遅延量の差に応じた増分
量（Ｆ）を出力する。なお、図２に示すように、本形態
では基準信号の位相がｄだけ遅れたときは、増分量をそ
れ以前の値ＭからＭ＋Ｎに設定し、基準信号の位相がｄ
だけ進んだときは、増分量をそれ以前の値ＭからＭ−Ｎ
に設定する。
る基準信号（Ｅ）の変化に対して主信号の周波数が変化
しないように基準信号（Ｅ）の遅延量の差に応じた増分
量（Ｆ）を出力する。なお、図２に示すように、本形態
では基準信号の位相がｄだけ遅れたときは、増分量をそ
れ以前の値ＭからＭ＋Ｎに設定し、基準信号の位相がｄ
だけ進んだときは、増分量をそれ以前の値ＭからＭ−Ｎ
に設定する。
【００３３】基準信号（Ｃ）及び増分量（Ｆ）の切替周
期（周波数）は、基準周波数源１の周波数と主信号の周
波数の最大公約数の周波数で切り替える場合に最大の効
果を得ることができる。
期（周波数）は、基準周波数源１の周波数と主信号の周
波数の最大公約数の周波数で切り替える場合に最大の効
果を得ることができる。
【００３４】このように基準信号の変化に応じて主信号
の周波数が変化しないように基準クロックの位相量を変
えることにより、従来と同様に主信号以外の個々の離散
的な周波数の不要成分レベルが主信号成分のレベルに対
して低下する。
の周波数が変化しないように基準クロックの位相量を変
えることにより、従来と同様に主信号以外の個々の離散
的な周波数の不要成分レベルが主信号成分のレベルに対
して低下する。
【００３５】また、従来のように複数の基準周波数源を
必要としないため、回路規模が簡素化する。
必要としないため、回路規模が簡素化する。
【００３６】（第２の実施の形態）次に、本発明の第２
の実施の形態について図面を参照して詳細に説明する。
の実施の形態について図面を参照して詳細に説明する。
【００３７】図３は本発明の周波数合成回路の第２の実
施の形態の構成を示すブロック図であり、図４は図３に
示した周波数合成回路の動作の様子を示すタイミングチ
ャートである。
施の形態の構成を示すブロック図であり、図４は図３に
示した周波数合成回路の動作の様子を示すタイミングチ
ャートである。
【００３８】図３を参照すると、第２の実施の形態の周
波数合成回路は、基準クロックを出力する基準周波数源
１１と、基準周波数源１１から出力される基準クロック
の位相を複数の異なる時間だけ遅延させて出力する遅延
回路１２と、遅延時間が異なる複数の基準クロックのう
ちの１つを選択するセレクタ１３と、２つの入力端子に
入力される値を所定のタイミングで加算する加算器１９
と、加算器１９の出力をセレクタ１３から出力されるタ
イミングでラッチするフリップフロップ１５と、フリッ
プフロップ１５の出力をコード変換すると共にアナログ
量に変換するデジタル・アナログ変換器１６と、加算器
１９の他方の入力に増分値を与える増分量設定部１７
と、増分量設定部１７から出力する増分量をセレクタ１
３に同期して変化させる制御回路１８と、２つの入力端
子に入力される値を所定のタイミングで加算すると共
に、出力値が一方の入力端子に帰還される累積加算器１
４と、目的とする主信号の周波数に応じた固定値を累積
加算器１４の他方の入力端子に出力する周波数設定部２
０とによって構成されている。
波数合成回路は、基準クロックを出力する基準周波数源
１１と、基準周波数源１１から出力される基準クロック
の位相を複数の異なる時間だけ遅延させて出力する遅延
回路１２と、遅延時間が異なる複数の基準クロックのう
ちの１つを選択するセレクタ１３と、２つの入力端子に
入力される値を所定のタイミングで加算する加算器１９
と、加算器１９の出力をセレクタ１３から出力されるタ
イミングでラッチするフリップフロップ１５と、フリッ
プフロップ１５の出力をコード変換すると共にアナログ
量に変換するデジタル・アナログ変換器１６と、加算器
１９の他方の入力に増分値を与える増分量設定部１７
と、増分量設定部１７から出力する増分量をセレクタ１
３に同期して変化させる制御回路１８と、２つの入力端
子に入力される値を所定のタイミングで加算すると共
に、出力値が一方の入力端子に帰還される累積加算器１
４と、目的とする主信号の周波数に応じた固定値を累積
加算器１４の他方の入力端子に出力する周波数設定部２
０とによって構成されている。
【００３９】次に、図３に示した周波数合成回路の動作
について図４を参照して説明する。
について図４を参照して説明する。
【００４０】第１の実施の形態と同様に、基準周波数源
１１から出力された基準クロック（Ｈ）は遅延回路１２
に入力され、遅延回路１２からは、遅延量が異なる複数
の基準信号（Ｊ）が出力される。なお、図４は基準信号
が２つの場合を示しており、その位相差はｄである。
１１から出力された基準クロック（Ｈ）は遅延回路１２
に入力され、遅延回路１２からは、遅延量が異なる複数
の基準信号（Ｊ）が出力される。なお、図４は基準信号
が２つの場合を示しており、その位相差はｄである。
【００４１】セレクタ１３は、制御回路１８から出力さ
れる時系列的な制御信号（Ｋ）にしたがって複数の基準
信号（Ｊ）のうちの一つを選択し、動作タイミングの基
本となる基準信号（Ｌ）を時系列的に変化させる。
れる時系列的な制御信号（Ｋ）にしたがって複数の基準
信号（Ｊ）のうちの一つを選択し、動作タイミングの基
本となる基準信号（Ｌ）を時系列的に変化させる。
【００４２】フリップフロップ１５は、セレクタ１３で
選択された基準信号(Ｌ)のタイミングで加算器１４から
出力された値をラッチし、デジタル・アナログ変換器１
６は、フリップフロップ１５から出力される情報をコー
ド変換し、さらにアナログ量に変換する。
選択された基準信号(Ｌ)のタイミングで加算器１４から
出力された値をラッチし、デジタル・アナログ変換器１
６は、フリップフロップ１５から出力される情報をコー
ド変換し、さらにアナログ量に変換する。
【００４３】周波数設定部２０は目的とする主信号に応
じた値Ｍを出力する。累積加算器１４はＭを累積加算し
た値を出力する。ここで、累積加算器１４の出力値をＡ
ｎとすると、Ａｎ＝Ａｎ−１＋Ｍ(n＝１、２、…）とな
る。
じた値Ｍを出力する。累積加算器１４はＭを累積加算し
た値を出力する。ここで、累積加算器１４の出力値をＡ
ｎとすると、Ａｎ＝Ａｎ−１＋Ｍ(n＝１、２、…）とな
る。
【００４４】加算器１４は累積加算器１４の出力と増分
量設定部１７の出力値を加算し、フリップフロップ５へ
出力する。ここで、増分量設定部１７は、制御回路１８
からの遅延量設定値に応じて目的とする主信号の周波数
が変化しないように遅延補正量を出力する。なお、第１
の実施の形態では、増分量設定部の出力を遅延量の差に
よって設定したが、本形態では遅延量に応じて設定され
る。
量設定部１７の出力値を加算し、フリップフロップ５へ
出力する。ここで、増分量設定部１７は、制御回路１８
からの遅延量設定値に応じて目的とする主信号の周波数
が変化しないように遅延補正量を出力する。なお、第１
の実施の形態では、増分量設定部の出力を遅延量の差に
よって設定したが、本形態では遅延量に応じて設定され
る。
【００４５】このような処理を行うことで、第１の実施
の形態と同様に、主信号以外の個々の離散的な周波数の
不要成分レベルのみが主信号成分のレベルに対して低下
し、従来のように基準周波数源の切替の際の広帯域の不
要成分の発生がなくなる。
の形態と同様に、主信号以外の個々の離散的な周波数の
不要成分レベルのみが主信号成分のレベルに対して低下
し、従来のように基準周波数源の切替の際の広帯域の不
要成分の発生がなくなる。
【００４６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【００４７】基準信号の変化に応じて主信号の周波数が
変化しないように基準クロックの位相量が変更されるた
め、従来と同様に主信号以外の個々の離散的な周波数の
不要成分レベルが主信号成分のレベルに対して低下す
る。
変化しないように基準クロックの位相量が変更されるた
め、従来と同様に主信号以外の個々の離散的な周波数の
不要成分レベルが主信号成分のレベルに対して低下す
る。
【００４８】また、従来のように複数の基準周波数源を
必要としないため、回路規模が簡素化する。
必要としないため、回路規模が簡素化する。
【図１】本発明の周波数合成回路の第１の実施の形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１に示した周波数合成回路の動作の様子を示
すタイミングチャートである。
すタイミングチャートである。
【図３】本発明の周波数合成回路の第２の実施の形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】図３に示した周波数合成回路の動作の様子を示
すタイミングチャートである。
すタイミングチャートである。
【図５】従来の周波数合成回路の一構成例を示すブロッ
ク図である。
ク図である。
【図６】従来の周波数合成回路の動作の様子を示す図で
あり、同図（ａ）は図５に示したフリップフロップの出
力情報を示す波形図、同図（ｂ）は図５に示したデジタ
ル・アナログ変換器の出力波形図である。
あり、同図（ａ）は図５に示したフリップフロップの出
力情報を示す波形図、同図（ｂ）は図５に示したデジタ
ル・アナログ変換器の出力波形図である。
１、１１ 基準周波数源 ２、１２ 遅延回路 ３、１３ セレクタ ４、１４ 累積加算器 ５、１５ フリップフロップ ６、１６ デジタル・アナログ変換器 ７、１７ 増分量設定部 ８、１８ 制御回路 １９ 加算器 ２０ 周波数設定部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03B 28/00 H03K 5/00 - 5/26 H04J 13/00
Claims (6)
- 【請求項１】 所望の周波数信号である主信号をパルス
列から直接合成する直接デジタル合成型の周波数合成回
路であって、 基準クロックを出力する基準周波数源と、 前記基準クロックからの遅延量がそれぞれ異なる複数の
基準信号を出力する遅延回路と、 前記複数の基準信号のうちのいずれか１つを選択して出
力するセレクタと、 所定の増分量を出力する増分量設定部と、 前記増分量設定部の出力値を累積加算する累積加算器
と、 前記累積加算器の出力を前記セレクタから出力される前
記基準信号のタイミングでラッチするフリップフロップ
と、 前記フリップフロップの出力をアナログ量に変換して前
記主信号を生成するデジタル・アナログ変換器と、時系列的な制御信号により前記セレクタに前記基準信号
を選択させて、該セレクタから出力される前記基準信号
を時系列的に変化 させると共に、前記主信号の周波数が
変化しないように、前記セレクタから出力された基準信
号に応じた前記増分量を、前記セレクタの選択動作に同
期して前記増分量設定部に出力させる制御回路と、 を有する周波数合成回路。 - 【請求項２】 所望の周波数信号である主信号をパルス
列から直接合成する直接デジタル合成型の周波数合成回
路であって、 基準クロックを出力する基準周波数源と、 前記基準クロックからの遅延量がそれぞれ異なる複数の
基準信号を出力する遅延回路と、 前記複数の基準信号のうちのいずれか１つを選択して出
力するセレクタと、 所定の増分量を出力する増分量設定部と、 前記主信号の周波数に応じた固定値を出力する周波数設
定部と、 前記周波数設定部の出力値を累積加算する累積加算器
と、 前記増分量設定部の出力値及び前記累積加算器の出力値
を所定のタイミングで加算する加算器と、 前記加算器の出力を前記セレクタから出力される前記基
準信号のタイミングでラッチするフリップフロップと、 前記フリップフロップの出力をアナログ量に変換して前
記主信号を生成するデジタル・アナログ変換器と、時系列的な制御信号により前記セレクタに前記基準信号
を選択させて、該セレクタから出力される前記基準信号
を時系列的に変化 させると共に、前記主信号の周波数が
変化しないように、前記セレクタから出力された基準信
号に応じた前記増分量を、前記セレクタの選択動作に同
期して前記増分量設定部に出力させる制御回路と、 を有する周波数合成回路。 - 【請求項３】 前記制御回路は、 前記基準信号及び前記増分量を、前記基準クロックの周
波数と前記主信号の周波数の最大公約数の周波数で切り
替える請求項１または２記載の周波数合成回路。 - 【請求項４】 所望の周波数信号である主信号をパルス
列から直接合成する直接デジタル合成型の周波数合成方
法であって、 基準クロックからの遅延量がそれぞれ異なる複数の基準
信号を生成し、 前記複数の基準信号のうちのいずれか１つを選択して時
系列的に変化する基準信号を出力すると共に、前記主信
号の周波数が変化しないように、前記基準信号の選択動
作に同期して、該選択した基準信号に応じた所定の増分
量を出力し、 該増分量を累積加算すると共に、該累積加算結果を前記
選択された基準信号のタイミングでラッチし、該ラッチ
出力をアナログ量に変換して前記主信号を生成する周波
数合成方法。 - 【請求項５】 所望の周波数信号である主信号をパルス
列から直接合成する直接デジタル合成型の周波数合成方
法であって、 基準クロックからの遅延量がそれぞれ異なる複数の基準
信号を生成し、 前記主信号の周波数に応じた固定値を累積加算し、 前記複数の基準信号のうちのいずれか１つを選択して時
系列的に変化する基準 信号を出力すると共に、前記主信
号の周波数が変化しないように、前記基準信号の選択動
作に同期して、該選択した基準信号に応じた所定の増分
量を出力し、 前記累積加算結果と該増分量を加算すると共に、該加算
結果を前記選択された基準信号のタイミングでラッチ
し、該ラッチ出力をアナログ量に変換して前記主信号を
生成する周波数合成方法。 - 【請求項６】 前記基準信号及び前記増分量を、前記基
準クロックの周波数と前記主信号の周波数の最大公約数
の周波数で切り替える請求項４または５記載の周波数合
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10676999A JP3317343B2 (ja) | 1999-04-14 | 1999-04-14 | 周波数合成回路及び周波数合成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10676999A JP3317343B2 (ja) | 1999-04-14 | 1999-04-14 | 周波数合成回路及び周波数合成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000299613A JP2000299613A (ja) | 2000-10-24 |
| JP3317343B2 true JP3317343B2 (ja) | 2002-08-26 |
Family
ID=14442124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10676999A Expired - Fee Related JP3317343B2 (ja) | 1999-04-14 | 1999-04-14 | 周波数合成回路及び周波数合成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3317343B2 (ja) |
-
1999
- 1999-04-14 JP JP10676999A patent/JP3317343B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000299613A (ja) | 2000-10-24 |
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