JPH087642B2 - ディジタルファンクションジェネレータ - Google Patents
ディジタルファンクションジェネレータInfo
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- JPH087642B2 JPH087642B2 JP3173088A JP3173088A JPH087642B2 JP H087642 B2 JPH087642 B2 JP H087642B2 JP 3173088 A JP3173088 A JP 3173088A JP 3173088 A JP3173088 A JP 3173088A JP H087642 B2 JPH087642 B2 JP H087642B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルファンクションジェネレータ、
特に波形データが格納されている波形メモリを備え、外
部から設定された波形条件に従い波形メモリからその波
形データを読み出し、任意の信号波形を発生させる信号
発生器において、高周波領域まで任意の信号波形を発生
できるようにしたディジタルファンクションジェネレー
タに関するものである。
特に波形データが格納されている波形メモリを備え、外
部から設定された波形条件に従い波形メモリからその波
形データを読み出し、任意の信号波形を発生させる信号
発生器において、高周波領域まで任意の信号波形を発生
できるようにしたディジタルファンクションジェネレー
タに関するものである。
従来のディジタルファンクションジェネレータは、第
８図に示された構成により任意の信号波形ｆ（ｔ）を発
生させていた。すなわち、波形メモリ１にはそのアドレ
ス上に波形データ、例えば第10図図示の如く、波形の位
置を表わす波形データｆ（θｉ）が予め格納されてお
り、アドレス発生回路２で発生されたアドレスで該波形
メモリ１をアクセスし、その波形データｆ（θｉ）を読
み出す。そしてディジタル−アナログ変換器６で波形メ
モリ１から読み出された波形データｆ（θｉ）をアナロ
グ化して所望の信号波形ｆ（ｔ）を得ていた。アドレス
発生回路２は、いわゆるアキュムレータであり、加算器
３とレジスタ４とで構成されている。加算器３には外部
のレジスタ５から出力されるデータすなわち、波形メモ
リ１に記憶された波形メモリを読み出すアドレス間隔を
決定する位相きざみ（以下、単に「位相きざみ」とい
う。）Δθと、とレジスタ４から出力される波形メモリ
１をアクセスするアドレスθｉとを加算し、その加算値
Ａ＝θi+1＝θｉ＋Δθを動作クロックでレジスタ４に
設定する。アドレス発生回路２は上記説明の如くアキュ
ムレータであるので、動作クロックが入力される毎に位
相きざみΔθを累積し、θi+1＝θｉ＋Δθのアドレス
を順次出力する。レジスタ５には外部から前記位相きざ
みΔθが設定される様になっており、この位相きざみΔ
θの設定により、波形メモリ１をアクセスするアドレス
の読み出し間隔が決定され、後に説明する様に信号波
形、すなわち出力波形の波形形状及びその周期が決定さ
れる。
８図に示された構成により任意の信号波形ｆ（ｔ）を発
生させていた。すなわち、波形メモリ１にはそのアドレ
ス上に波形データ、例えば第10図図示の如く、波形の位
置を表わす波形データｆ（θｉ）が予め格納されてお
り、アドレス発生回路２で発生されたアドレスで該波形
メモリ１をアクセスし、その波形データｆ（θｉ）を読
み出す。そしてディジタル−アナログ変換器６で波形メ
モリ１から読み出された波形データｆ（θｉ）をアナロ
グ化して所望の信号波形ｆ（ｔ）を得ていた。アドレス
発生回路２は、いわゆるアキュムレータであり、加算器
３とレジスタ４とで構成されている。加算器３には外部
のレジスタ５から出力されるデータすなわち、波形メモ
リ１に記憶された波形メモリを読み出すアドレス間隔を
決定する位相きざみ（以下、単に「位相きざみ」とい
う。）Δθと、とレジスタ４から出力される波形メモリ
１をアクセスするアドレスθｉとを加算し、その加算値
Ａ＝θi+1＝θｉ＋Δθを動作クロックでレジスタ４に
設定する。アドレス発生回路２は上記説明の如くアキュ
ムレータであるので、動作クロックが入力される毎に位
相きざみΔθを累積し、θi+1＝θｉ＋Δθのアドレス
を順次出力する。レジスタ５には外部から前記位相きざ
みΔθが設定される様になっており、この位相きざみΔ
θの設定により、波形メモリ１をアクセスするアドレス
の読み出し間隔が決定され、後に説明する様に信号波
形、すなわち出力波形の波形形状及びその周期が決定さ
れる。
今、例えばレジスタ５に位相きざみΔθ＝１が設定さ
れたものとすると、該レジスタ５から加算器３へΔθ＝
１が出力される。レジスタ４に最初に設定されているア
ドレスをθ＝ｌとすると、アドレス発生回路２は動作ク
ロックに対応して位相きざみΔθ＝１を順に累積し、ｌ
＋1,l＋2,……,l＋ｋを発生する。これらのアドレスで
波形メモリ１が順にアクセスされるようになっているの
で、該波形メモリ１からは、動作クロックに対応して各
アドレス上の波形データｆ（ｌ＋１）,f（ｌ＋２），…
…,f（ｌ＋ｋ）が順に読み出される。これらの波形デー
タｆ（ｌ＋１）,f（ｌ＋２），……,f（ｌ＋ｋ）は、デ
ィジタル−アナログ変換器６でアナログ化され、アナロ
グ信号ｆ（ｔ）の信号波形が第11図図示の如く発生す
る。
れたものとすると、該レジスタ５から加算器３へΔθ＝
１が出力される。レジスタ４に最初に設定されているア
ドレスをθ＝ｌとすると、アドレス発生回路２は動作ク
ロックに対応して位相きざみΔθ＝１を順に累積し、ｌ
＋1,l＋2,……,l＋ｋを発生する。これらのアドレスで
波形メモリ１が順にアクセスされるようになっているの
で、該波形メモリ１からは、動作クロックに対応して各
アドレス上の波形データｆ（ｌ＋１）,f（ｌ＋２），…
…,f（ｌ＋ｋ）が順に読み出される。これらの波形デー
タｆ（ｌ＋１）,f（ｌ＋２），……,f（ｌ＋ｋ）は、デ
ィジタル−アナログ変換器６でアナログ化され、アナロ
グ信号ｆ（ｔ）の信号波形が第11図図示の如く発生す
る。
また、レジスタ５に設定される位相きざみΔθ＝Ｍ
（Ｍは任意の正の整数）に設定されると、該Δθ＝Ｍが
累積されることとなり、アドレス発生回路２はｌ＋M,l
＋2M,……,l＋kMの各アドレスを順に発生する。従って
動作クロック毎に、波形メモリ１から波形データｆ（ｌ
＋Ｍ）,f（ｌ＋2M），……ｆ（ｌ＋kM）が読み出され、
ディジタル−アナログ変換器６でアナログ化されると、
第12図示の信号波形が得られる。
（Ｍは任意の正の整数）に設定されると、該Δθ＝Ｍが
累積されることとなり、アドレス発生回路２はｌ＋M,l
＋2M,……,l＋kMの各アドレスを順に発生する。従って
動作クロック毎に、波形メモリ１から波形データｆ（ｌ
＋Ｍ）,f（ｌ＋2M），……ｆ（ｌ＋kM）が読み出され、
ディジタル−アナログ変換器６でアナログ化されると、
第12図示の信号波形が得られる。
そして周期関数の信号波形を得るために、波形メモリ
１には第10図図示の如く、波形データｆ（０）,f
（１）,f（２），……,f（Ｎ−１）から成るＮポイント
の波形データが格納されており、アドレス発生回路２は
モジューロＮ（moduloN以下mod.Nと略記する）で動作す
るように構成されている。このアドレス発生回路２のmo
d.Nの動作について、第９図を用いて説明すると次の如
くである。すなわち、｜Δθ｜＜N,|θ｜＜Ｎの２つの
或る値、すなわち位相きざみΔθとアドレスθとが加算
器３に入力されたとき、該加算器３で加算された加算値
Ａ＝Δθ＋θが｜Δθ＋θ｜＜Ｎのときには、動作クロ
ックに対応してレジスタ４から該加算値Ａ＝Δθ＋θが
出力され、該加算値Ａ＝Δθ＋θが｜Δθ＋θ｜≧Ｎの
ときには、該加算値Ａ＝Δθ＋θをＮで割算し、その余
りＳをレジスタ４に設定し、レジスタ４からこの余りＳ
を出力する。
１には第10図図示の如く、波形データｆ（０）,f
（１）,f（２），……,f（Ｎ−１）から成るＮポイント
の波形データが格納されており、アドレス発生回路２は
モジューロＮ（moduloN以下mod.Nと略記する）で動作す
るように構成されている。このアドレス発生回路２のmo
d.Nの動作について、第９図を用いて説明すると次の如
くである。すなわち、｜Δθ｜＜N,|θ｜＜Ｎの２つの
或る値、すなわち位相きざみΔθとアドレスθとが加算
器３に入力されたとき、該加算器３で加算された加算値
Ａ＝Δθ＋θが｜Δθ＋θ｜＜Ｎのときには、動作クロ
ックに対応してレジスタ４から該加算値Ａ＝Δθ＋θが
出力され、該加算値Ａ＝Δθ＋θが｜Δθ＋θ｜≧Ｎの
ときには、該加算値Ａ＝Δθ＋θをＮで割算し、その余
りＳをレジスタ４に設定し、レジスタ４からこの余りＳ
を出力する。
mod.Nの具体例を挙げると、例えばＮ＝100,Δθ＝10,
θ＝５としたとき、動作クロックに対応してレジスタ４
から15,25,35,……,95が順に出力され、次に105となる
べき所が、該105を100で割ったときの余りＳ＝５がレジ
スタ４に設定され、レジスタ４から５が出力される。
θ＝５としたとき、動作クロックに対応してレジスタ４
から15,25,35,……,95が順に出力され、次に105となる
べき所が、該105を100で割ったときの余りＳ＝５がレジ
スタ４に設定され、レジスタ４から５が出力される。
しかしながら従来のディジタルファンクションジェネ
レータでは、高周波の信号波形を発生させることができ
ない欠点があった。すなわち第８図に示された従来の回
路構成において、出力周波数を高くするには動作クロッ
クの速度を上昇させればその出力周波数は高くなるが、
次の理由により高周波への限界があった。つまり、レジ
スタ４がその動作指示を与えられてからアドレスθを出
力するまでの時間をt1,加算器３がアドレスθと位相き
ざみΔθとを加算し、そしてその加算値Ａ＝θ＋Δθが
安定するまでの時間をt2,及び次の動作クロックにより
レジスタ４が該加算値Ａ＝θ＋Δθを記憶可能な状態に
なるまでの時間をt3としたとき、その合計時間はt1＋t2
＋t3となるが、アドレス発生回路２のアキュムレータを
正常に動作させて安定したアドレスを発生させるその発
生間隔は、前記合計時間t1＋t2＋t3よりも短かくするこ
とができないため、波形メモリ１をアクスセする高速化
への限界が生じ、高周波領域の信号波形を発生できなか
った。
レータでは、高周波の信号波形を発生させることができ
ない欠点があった。すなわち第８図に示された従来の回
路構成において、出力周波数を高くするには動作クロッ
クの速度を上昇させればその出力周波数は高くなるが、
次の理由により高周波への限界があった。つまり、レジ
スタ４がその動作指示を与えられてからアドレスθを出
力するまでの時間をt1,加算器３がアドレスθと位相き
ざみΔθとを加算し、そしてその加算値Ａ＝θ＋Δθが
安定するまでの時間をt2,及び次の動作クロックにより
レジスタ４が該加算値Ａ＝θ＋Δθを記憶可能な状態に
なるまでの時間をt3としたとき、その合計時間はt1＋t2
＋t3となるが、アドレス発生回路２のアキュムレータを
正常に動作させて安定したアドレスを発生させるその発
生間隔は、前記合計時間t1＋t2＋t3よりも短かくするこ
とができないため、波形メモリ１をアクスセする高速化
への限界が生じ、高周波領域の信号波形を発生できなか
った。
本発明は、上記の欠点を解決することを目的としてお
り、アドレス発生回路２を複数個設けることにより、前
記加算器３とレジスタ４とのアキュムレータの動作時
間、すなわち前記合計時間t1＋t2＋t3に起因する制限を
実質的に各アドレス発生回路に分散、具体的には、位相
きざみに相当するアドレスを発生する手段を各アドレス
発生回路に分散させ、高周波領域の信号波形を発生させ
ることが可能なディジタルファンクションジェネレータ
を提供することを目的としている。
り、アドレス発生回路２を複数個設けることにより、前
記加算器３とレジスタ４とのアキュムレータの動作時
間、すなわち前記合計時間t1＋t2＋t3に起因する制限を
実質的に各アドレス発生回路に分散、具体的には、位相
きざみに相当するアドレスを発生する手段を各アドレス
発生回路に分散させ、高周波領域の信号波形を発生させ
ることが可能なディジタルファンクションジェネレータ
を提供することを目的としている。
上記目的を達成するために、波形データが格納された
波形メモリを備え、外部から設定された条件に従い、外
部から入力した動作クロックに対応してアドレスを発生
させて波形メモリから波形データを読み出し、任意の信
号波形を出力するようにしたディジタルファンクション
ジェネレータにおいて、前記波形メモリをアクセスする
ためのアドレスを順番に発生させる複数個Ｐのアドレス
発生回路と、これら複数個Ｐの各アドレス発生回路に、
それぞれの初期値を設定すると共に、信号波形の波形形
状を定めるために各アドレス発生回路のアドレスを歩進
する間隔を決定する加算係数（以下、単に「加算係数」
という。）を設定する初期値設定部と、動作クロックを
分周し、該動作クロックのＰ個毎に前記アドレス発生回
路の各アドレスを前記加算係数でそれぞれ歩進させる分
周回路と、複数個Ｐの各アドレス発生回路から発生され
たアドレスに基づいて、前記波形メモリから波形データ
を読み出し、該波形データからアナログ化された信号波
形を合成する波形発生合成部とを備えている。そして該
波形発生合成部は、複数個Ｐの各アドレス発生回路から
発生されたアドレスを、動作クロックに応答して順次切
り換えるアドレス切換器と、該アドレス切換器から出力
されるアドレスで波形データが順次読み出される波形メ
モリと、該波形メモリから読み出された波形データをア
ナログ変換するディジタル−アナログ変換器とを備えて
いる。また前記波形発生合成部は、複数個Ｐの各アドレ
ス発生回路に対応して設けられた複数個Ｐの波形メモリ
と、これら複数個Ｐの各波形メモリから読み出された波
形データを、動作クロックに応答して順次切り換える波
形データ切換器と、該波形データ切換器から出力される
波形データをアナログ変換するディジタル−アナログ変
換器とを備えていてもよい。また前記波形発生合成部
は、複数個Ｐの各アドレス発生回路に対応して設けられ
た複数個Ｐの波形メモリ及びディジタル−アナログ変換
器と、これら複数個Ｐの各波形メモリから読み出され、
アナログ変換された波形成分を、動作クロックに対応し
て順次切り換える波形成分切換器とを備えていてもよ
い。
波形メモリを備え、外部から設定された条件に従い、外
部から入力した動作クロックに対応してアドレスを発生
させて波形メモリから波形データを読み出し、任意の信
号波形を出力するようにしたディジタルファンクション
ジェネレータにおいて、前記波形メモリをアクセスする
ためのアドレスを順番に発生させる複数個Ｐのアドレス
発生回路と、これら複数個Ｐの各アドレス発生回路に、
それぞれの初期値を設定すると共に、信号波形の波形形
状を定めるために各アドレス発生回路のアドレスを歩進
する間隔を決定する加算係数（以下、単に「加算係数」
という。）を設定する初期値設定部と、動作クロックを
分周し、該動作クロックのＰ個毎に前記アドレス発生回
路の各アドレスを前記加算係数でそれぞれ歩進させる分
周回路と、複数個Ｐの各アドレス発生回路から発生され
たアドレスに基づいて、前記波形メモリから波形データ
を読み出し、該波形データからアナログ化された信号波
形を合成する波形発生合成部とを備えている。そして該
波形発生合成部は、複数個Ｐの各アドレス発生回路から
発生されたアドレスを、動作クロックに応答して順次切
り換えるアドレス切換器と、該アドレス切換器から出力
されるアドレスで波形データが順次読み出される波形メ
モリと、該波形メモリから読み出された波形データをア
ナログ変換するディジタル−アナログ変換器とを備えて
いる。また前記波形発生合成部は、複数個Ｐの各アドレ
ス発生回路に対応して設けられた複数個Ｐの波形メモリ
と、これら複数個Ｐの各波形メモリから読み出された波
形データを、動作クロックに応答して順次切り換える波
形データ切換器と、該波形データ切換器から出力される
波形データをアナログ変換するディジタル−アナログ変
換器とを備えていてもよい。また前記波形発生合成部
は、複数個Ｐの各アドレス発生回路に対応して設けられ
た複数個Ｐの波形メモリ及びディジタル−アナログ変換
器と、これら複数個Ｐの各波形メモリから読み出され、
アナログ変換された波形成分を、動作クロックに対応し
て順次切り換える波形成分切換器とを備えていてもよ
い。
以下図面を参照しながら本発明の一実施例を説明す
る。
る。
第１図は本発明に係るディジタルファンクションジェ
ネレータの基本実施例構成図、第２図はそのタイムチャ
ート、第３図は初期値設定部の一実施例構成、第４図は
第３図のタイムチャート、第５図ないし第７図は本発明
に係るディジタルファンクションジェネレータの一実施
例構成を示している。
ネレータの基本実施例構成図、第２図はそのタイムチャ
ート、第３図は初期値設定部の一実施例構成、第４図は
第３図のタイムチャート、第５図ないし第７図は本発明
に係るディジタルファンクションジェネレータの一実施
例構成を示している。
第１図において、１は第８図のものに対応しており、
２−１ないし２−Ｐはアドレス発生回路であって第８図
のアドレス発生回路２に対応し、それぞれ加算器３及び
レジスタ４を備えアキュムレータを構成している。11は
波形発生合成部、12はレジスタ、13は初期値設定部、14
は分周回路を表わしている。
２−１ないし２−Ｐはアドレス発生回路であって第８図
のアドレス発生回路２に対応し、それぞれ加算器３及び
レジスタ４を備えアキュムレータを構成している。11は
波形発生合成部、12はレジスタ、13は初期値設定部、14
は分周回路を表わしている。
波形発生合成部11は波形メモリ１を備えており、アド
レス発生回路２−１ないし２−Ｐから発生されたアドレ
スで順番に該波形メモリ１がアクセスされるようになっ
ている。そして該波形メモリ１から読み出された波形デ
ータを基にアナログ変換され、アナログ信号の信号波形
ｆ（ｔ）が出力されるようになっている。
レス発生回路２−１ないし２−Ｐから発生されたアドレ
スで順番に該波形メモリ１がアクセスされるようになっ
ている。そして該波形メモリ１から読み出された波形デ
ータを基にアナログ変換され、アナログ信号の信号波形
ｆ（ｔ）が出力されるようになっている。
レジスタ12は初期値設定部13から入力される加算係数
S0（該加算係数S0については後程詳しく説明する）を受
け、所定のタイミングにアドレス発生回路２−１ないし
２−Ｐへ加算係数S0を供給するようになっている。
S0（該加算係数S0については後程詳しく説明する）を受
け、所定のタイミングにアドレス発生回路２−１ないし
２−Ｐへ加算係数S0を供給するようになっている。
初期値設定部13は外部から設定される位相きざみΔθに
基づき、アドレス発生回路２−１ないし２−Ｐに初期値
S1ないしSPをそれぞれ出力すると共に、前記アドレス12
へ加算係数S0を出力する。
基づき、アドレス発生回路２−１ないし２−Ｐに初期値
S1ないしSPをそれぞれ出力すると共に、前記アドレス12
へ加算係数S0を出力する。
これらの初期値S1とS2、S2とS3、・・、SP-1とSP、SP
とS1＋S0、・・・は位相きざみΔθの値となる。
とS1＋S0、・・・は位相きざみΔθの値となる。
分周回路14は動作クロックを受け、アドレス発生回路
２−１ないし２−Ｐに対応した数、すなわちＰの分周比
で動作クロックを分周し、Ｐ個の動作クロック受領毎に
アドレス発生回路２−１ないし２−Ｐの各アドレスをそ
れぞれ歩進させる分周クロックを出力する。また該分周
回路14は動作クロックに同期して、波形発生合成部11に
入力されたアドレス発生回路２−１ないし２−Ｐの各ア
ドレスを順番に切り換えさせる切換信号等を波形発生合
成部11へ出力している。
２−１ないし２−Ｐに対応した数、すなわちＰの分周比
で動作クロックを分周し、Ｐ個の動作クロック受領毎に
アドレス発生回路２−１ないし２−Ｐの各アドレスをそ
れぞれ歩進させる分周クロックを出力する。また該分周
回路14は動作クロックに同期して、波形発生合成部11に
入力されたアドレス発生回路２−１ないし２−Ｐの各ア
ドレスを順番に切り換えさせる切換信号等を波形発生合
成部11へ出力している。
第１図の動作を説明する前に、本発明のディジタルフ
ァンクションジェネレータによる任意の信号波形ｆ
（ｔ）の発生原理を説明しておく。
ァンクションジェネレータによる任意の信号波形ｆ
（ｔ）の発生原理を説明しておく。
第８図で既に説明した如く、第10図の横軸で表わされ
るアドレスθｉ上には、該アドレスθｉに対応してその
波形データｆ（θｉ）が波形発生合成部11内の波形メモ
リ１に格納されているので、Ｍ個目（Ｍは正の整数）ご
とのアドレスで波形メモリ１を動作クロックに対応して
アクセスすると、第12図の信号波形が発生する。ただし
ｌ＝０としている。以下の説明についてもｌ＝０で説明
する。
るアドレスθｉ上には、該アドレスθｉに対応してその
波形データｆ（θｉ）が波形発生合成部11内の波形メモ
リ１に格納されているので、Ｍ個目（Ｍは正の整数）ご
とのアドレスで波形メモリ１を動作クロックに対応して
アクセスすると、第12図の信号波形が発生する。ただし
ｌ＝０としている。以下の説明についてもｌ＝０で説明
する。
今、第１図図示のアドレス発生回路２−１に「０」の
アドレスを発生させ、アドレス発生回路２−２に「Ｍ」
のアドレスを発生させ、以下同様にしてアドレス発生回
路２−Ｐに「（Ｐ−１）Ｍ」のアドレスを発生させる。
そして動作クロックに対応してアドレス発生回路２−１
ないし２−Ｐのそれぞれに発生している各アドレスで波
形メモリ１をアクセスするようにしておく。次の２巡目
までにアドレス発生回路２−１には、「PM」のアドレス
を発生させておき、アドレス発生回路２−２には「（Ｐ
＋１）Ｍ」のアドレスを発生させておき、以下同様にア
ドレス発生回路２−Ｐには「（2P−１）Ｍ」のアドレス
を発生させておく。そして第１巡目のアドレス発生回路
２−Ｐの「（Ｐ−１）Ｍ」のアドレスで波形メモリ１の
アクセスを終了したとき、既に用意されている第２巡目
のアドレス発生回路２−１の「PM」のアドレスで波形メ
モリ１をアクセスするようにしておく。次に第２巡目の
既に用意されているアドレス発生回路２−２の「（Ｐ−
１）Ｍ」のアドレスで波形メモリ１をアクセスさせ、以
下同様にアドレス発生回路２−Ｐの「（2P−１）Ｍ」の
アドレスで波形メモリ１をアクセスさせ、続いて第３巡
目の既に用意されているアドレス発生回路２−１の「2P
M」のアドレスで波形メモリ１をアクセスさせる。この
様にＰ個のアドレス発生回路２−１ないし２−Ｐを用
い、動作クロックに対応して順番にそのアドレスで波形
メモリ１から波形データを読み出せば、第12図図示の信
号波形が得られる。この時各アドレス発生回路２−１な
いし２−Ｐは、次の波形メモリ１をアクセスする順まで
に次のアクセスすべきアドレスを発生しておけばよいの
で、アドレス発生回路２−１ないし２−Ｐは従来に比べ
1/Pの低速動作でよく、従って従来のアドレス発生回路
が１個の構成のときに比べＰ倍の動作クロックに応答し
て各アドレス発生回路２−１ないし２−Ｐを動作させれ
ば、Ｐ倍の高周波を発生させることができるようにな
る。
アドレスを発生させ、アドレス発生回路２−２に「Ｍ」
のアドレスを発生させ、以下同様にしてアドレス発生回
路２−Ｐに「（Ｐ−１）Ｍ」のアドレスを発生させる。
そして動作クロックに対応してアドレス発生回路２−１
ないし２−Ｐのそれぞれに発生している各アドレスで波
形メモリ１をアクセスするようにしておく。次の２巡目
までにアドレス発生回路２−１には、「PM」のアドレス
を発生させておき、アドレス発生回路２−２には「（Ｐ
＋１）Ｍ」のアドレスを発生させておき、以下同様にア
ドレス発生回路２−Ｐには「（2P−１）Ｍ」のアドレス
を発生させておく。そして第１巡目のアドレス発生回路
２−Ｐの「（Ｐ−１）Ｍ」のアドレスで波形メモリ１の
アクセスを終了したとき、既に用意されている第２巡目
のアドレス発生回路２−１の「PM」のアドレスで波形メ
モリ１をアクセスするようにしておく。次に第２巡目の
既に用意されているアドレス発生回路２−２の「（Ｐ−
１）Ｍ」のアドレスで波形メモリ１をアクセスさせ、以
下同様にアドレス発生回路２−Ｐの「（2P−１）Ｍ」の
アドレスで波形メモリ１をアクセスさせ、続いて第３巡
目の既に用意されているアドレス発生回路２−１の「2P
M」のアドレスで波形メモリ１をアクセスさせる。この
様にＰ個のアドレス発生回路２−１ないし２−Ｐを用
い、動作クロックに対応して順番にそのアドレスで波形
メモリ１から波形データを読み出せば、第12図図示の信
号波形が得られる。この時各アドレス発生回路２−１な
いし２−Ｐは、次の波形メモリ１をアクセスする順まで
に次のアクセスすべきアドレスを発生しておけばよいの
で、アドレス発生回路２−１ないし２−Ｐは従来に比べ
1/Pの低速動作でよく、従って従来のアドレス発生回路
が１個の構成のときに比べＰ倍の動作クロックに応答し
て各アドレス発生回路２−１ないし２−Ｐを動作させれ
ば、Ｐ倍の高周波を発生させることができるようにな
る。
上記説明から明らかな様に波形メモリ１をアクセスす
る第１巡目のアドレス発生回路２−１には「０」のアド
レスが発生し、アドレス発生回路２−２には「Ｍ」のア
ドレスが発生し、以下同様にアドレス発生回路２−Ｐに
は「（Ｐ−１）Ｍ」のアドレスが発生するようにしてお
かなければならないが、これらの初期値「０」，
「Ｍ」，……，「（Ｐ−１）Ｍ」は、第３図の初期値設
定部の一実施例構成によってそれぞれ設定される。
る第１巡目のアドレス発生回路２−１には「０」のアド
レスが発生し、アドレス発生回路２−２には「Ｍ」のア
ドレスが発生し、以下同様にアドレス発生回路２−Ｐに
は「（Ｐ−１）Ｍ」のアドレスが発生するようにしてお
かなければならないが、これらの初期値「０」，
「Ｍ」，……，「（Ｐ−１）Ｍ」は、第３図の初期値設
定部の一実施例構成によってそれぞれ設定される。
第３図の初期値設定部13を、まず一般論で説明する。
該初期値設定部13は、第１図に示されたレジスタ12へ加
算係数S0を出力し、またアドレス発生回路２−１ないし
２−Ｐへその初期値S1ないしSPをそれぞれ出力するよう
になっている。
該初期値設定部13は、第１図に示されたレジスタ12へ加
算係数S0を出力し、またアドレス発生回路２−１ないし
２−Ｐへその初期値S1ないしSPをそれぞれ出力するよう
になっている。
第３図において、15はレジスタ、16は加算器、17−１
ないし17−Ｐはレジスタを表わし、加算器16とレジスタ
17−Ｐとでアクムレータを構成している。なお前記レジ
スタ17−１ないし17−Ｐは、第１図のアドレス発生回路
２−１ないし２−Ｐに各初期値S1ないしSPをそれぞれ設
定するため、アドレス発生回路２−１ないし２−Ｐと同
数のＰ個で構成されている。レジスタ15には位相きざみ
Δθがセットされる。
ないし17−Ｐはレジスタを表わし、加算器16とレジスタ
17−Ｐとでアクムレータを構成している。なお前記レジ
スタ17−１ないし17−Ｐは、第１図のアドレス発生回路
２−１ないし２−Ｐに各初期値S1ないしSPをそれぞれ設
定するため、アドレス発生回路２−１ないし２−Ｐと同
数のＰ個で構成されている。レジスタ15には位相きざみ
Δθがセットされる。
ここで、位相きざみΔθ、初期位相θ０、加算係数S0
は前もって外部から入力される値である。また初期設定
用クロックは第１図の動作クロックと同期している。前
記位相きざみΔθは、第10図に示された横軸のアドレス
θｉにおいて、何個目ごとのアドレスを選択してゆくか
を定める要素となっており、該位相きざみΔθの選定に
よって、前述の如くその信号波形が定まり、その周期も
定まる（動作クロックが一定の場合）。従って該位相き
ざみΔθにΔθ＝Ｍが選定されると、第10図に示された
横軸のアドレスθｉにおいて、Ｍ個目ごとのアドレスが
選定されることになり、さらに初期位相θ０が指定され
ると、該初期位相θ０を先頭アドレスとして、θ０＋M,
θ０＋2M,……のアドレスで波形発生合成部11内の波形
メモリ１がアクセスされる。該位相きざみΔθ＝Ｍで波
形発生合成部11内の波形メモリ１がアクセスされたと
き、第12図に示された波形となることは言うまでもな
い。
は前もって外部から入力される値である。また初期設定
用クロックは第１図の動作クロックと同期している。前
記位相きざみΔθは、第10図に示された横軸のアドレス
θｉにおいて、何個目ごとのアドレスを選択してゆくか
を定める要素となっており、該位相きざみΔθの選定に
よって、前述の如くその信号波形が定まり、その周期も
定まる（動作クロックが一定の場合）。従って該位相き
ざみΔθにΔθ＝Ｍが選定されると、第10図に示された
横軸のアドレスθｉにおいて、Ｍ個目ごとのアドレスが
選定されることになり、さらに初期位相θ０が指定され
ると、該初期位相θ０を先頭アドレスとして、θ０＋M,
θ０＋2M,……のアドレスで波形発生合成部11内の波形
メモリ１がアクセスされる。該位相きざみΔθ＝Ｍで波
形発生合成部11内の波形メモリ１がアクセスされたと
き、第12図に示された波形となることは言うまでもな
い。
第３図に示された回路構成の動作を説明すると次の如
くである。
くである。
第４図に示されたタイムチャートの様に、初期設定用
クロック＃１によって、初期位相θ０がレジスタ17−Ｐ
にセットされ、また位相きざみΔθがレジスタ15にセッ
トされる。次の初期設定用クロック＃２によって、前記
レジスタ17−Ｐにセットされた初期位相θ０は、次段の
レジスタ17−（Ｐ−１）にシフトされると共に、加算器
16でレジスタ15にセットされている位相きざみΔθと加
算され、その加算値θ０＋Δθがレジスタ17−Ｐにセッ
トされる。この様に初期設定用クロック毎にレジスタ17
−１ないし17−Ｐにそれぞれセットされる内容がレジス
タ17−Ｐから17−１の方向に向けてシフトされて行く。
従って初期設定用クロック＃Ｐにより、レジスタ17−１
にはθ０がセットされ、レジスタ17−２にはθ０＋Δθ
がセットされる。以下レジスタ17−Ｐの方向に位相きざ
みΔθづつ増えた値が順にそれぞれのレジスタにセット
され、レジスタ17−Ｐにはθ０＋（Ｐ−１）Δθがセッ
トされる。この初期設定用クロック＃Ｐで各レジスタ17
−１ないし17−Ｐにそれぞれセットされた内容が初期値
S1ないしSPであり、次の初期設定用クロック、すなわち
第１図に図示された分周クロックで初期値設定部13から
出力されているこれらの初期値S1ないしSP、アドレス発
生回路２−１ないし２−Ｐにそれぞれ設定される。なお
このとき初期値設定部13からレジスタ12へ加算係数S0が
送られており、該加算係数S0が該レジスタ12に設定され
る。
クロック＃１によって、初期位相θ０がレジスタ17−Ｐ
にセットされ、また位相きざみΔθがレジスタ15にセッ
トされる。次の初期設定用クロック＃２によって、前記
レジスタ17−Ｐにセットされた初期位相θ０は、次段の
レジスタ17−（Ｐ−１）にシフトされると共に、加算器
16でレジスタ15にセットされている位相きざみΔθと加
算され、その加算値θ０＋Δθがレジスタ17−Ｐにセッ
トされる。この様に初期設定用クロック毎にレジスタ17
−１ないし17−Ｐにそれぞれセットされる内容がレジス
タ17−Ｐから17−１の方向に向けてシフトされて行く。
従って初期設定用クロック＃Ｐにより、レジスタ17−１
にはθ０がセットされ、レジスタ17−２にはθ０＋Δθ
がセットされる。以下レジスタ17−Ｐの方向に位相きざ
みΔθづつ増えた値が順にそれぞれのレジスタにセット
され、レジスタ17−Ｐにはθ０＋（Ｐ−１）Δθがセッ
トされる。この初期設定用クロック＃Ｐで各レジスタ17
−１ないし17−Ｐにそれぞれセットされた内容が初期値
S1ないしSPであり、次の初期設定用クロック、すなわち
第１図に図示された分周クロックで初期値設定部13から
出力されているこれらの初期値S1ないしSP、アドレス発
生回路２−１ないし２−Ｐにそれぞれ設定される。なお
このとき初期値設定部13からレジスタ12へ加算係数S0が
送られており、該加算係数S0が該レジスタ12に設定され
る。
前述の様に、外部から位相きざみΔθにΔθ＝Ｍが選
定され、初期位相θ０にθ０＝０が入力されると、アド
レス発生回路２−１に設定される初期値S1はS1＝０とな
り、アドレス発生回路２−２に設定される初期値S2はS2
＝Ｍとなり、以下同様にアドレス発生回路２−Ｐに設定
される初期値SPはSP＝（Ｐ−１）Ｍとなる。またレジス
タに設定される加算係数S0は、アドレス発生回路２−１
ないし２−ＰのＰ個に位相きざみΔθの値を掛けたS0＝
PMとなる。
定され、初期位相θ０にθ０＝０が入力されると、アド
レス発生回路２−１に設定される初期値S1はS1＝０とな
り、アドレス発生回路２−２に設定される初期値S2はS2
＝Ｍとなり、以下同様にアドレス発生回路２−Ｐに設定
される初期値SPはSP＝（Ｐ−１）Ｍとなる。またレジス
タに設定される加算係数S0は、アドレス発生回路２−１
ないし２−ＰのＰ個に位相きざみΔθの値を掛けたS0＝
PMとなる。
この様にして、初期値設定部13からレジスタ12へ演算
ステップS0＝MPが設定され、アドレス発生回路２−１な
いし２−Ｐに初期値S1＝0,S2＝M,……,SP＝（Ｐ−１）
Ｍがそれぞれ設定される。
ステップS0＝MPが設定され、アドレス発生回路２−１な
いし２−Ｐに初期値S1＝0,S2＝M,……,SP＝（Ｐ−１）
Ｍがそれぞれ設定される。
次に第２図（ａ）のタイムチャートを用いて第１図の
動作を説明する。
動作を説明する。
＃１分周クロックによって上記説明のとおり、レジス
タ12に加算係数S0＝MPが設定され、アドレス発生回路２
−１ないし２−Ｐに初期値S1＝0,S2＝M,……,SP（Ｐ−
１）Ｍがそれぞれ設定される。アドレス発生回路２−１
ないし２−Ｐにそれぞれ設定された初期値S1ないしS
Pは、波波形発生合成部11に入力される。そして波形発
生合成部11に入力された動作クロック＃１によって、ア
ドレス発生回路２−１が出力しているアドレスS1が選ば
れ、該アドレスS1、すなわちアドレス０で波形メモリ１
がアクセスされる。次の動作クロック＃２によって、ア
ドレス発生回路２−２が出力しているアドレスS2が選ば
れ、該アドレスS2、すなわちアドレスＭで波形メモリ１
がアクセスされる。以下同様にして、アドレス発生回路
順に波形メモリ１をアクセスするアドレスが切り換えら
れる。動作クロック＃Ｐによって、アドレス発生回路２
−Ｐが出力している一巡目の最終アドレスSPが選ばれ、
該アドレスSP、すなわちアドレス（Ｐ−１）Ｍで波形メ
モリ１がアクセスされるが、該動作クロック＃Ｐの次の
動作クロック＃（Ｐ＋１）までの間に、各アドレス発生
回路２−１ないし２−Ｐではレジスタ12に設定されてい
る加算係数S0をそれぞれ累積している。すなわちアドレ
ス発生回路２−１内の加算器は、レジスタ12に設定され
ている加算係数S0と初期値S1との加算S0＋S1＝PMを終っ
ており、アドレス発生回路２−２内の加算器も、レジス
タ12に設定されている加算係数S0と初期値S2との加算S0
＋S2＝（Ｐ＋１）Ｍを終っている。同様にして、アドレ
ス発生回路２−Ｐ内の加算器も、レジスタ12に設定され
ている加算係数S0と初期値SPとの加算S0＋SP＝（2P−
１）Ｍを終っている。従って分周回路14から出力される
＃２分周クロックによって各アドレス発生回路２−１な
いし２−Ｐ内のアキュムレータを構成するレジスタにそ
の加算値、すなわちアドレス発生回路２−１にはPMが設
定され、アドレス発生回路２−２には（Ｐ＋１）Ｍが設
定され、以下同様にアドレス発生回路２−Ｐには（2P−
１）Ｍが設定され、波形発生合成部11に対しアドレス発
生回路２−１から第２巡目のアドレスPMを出力し、アド
レス発生回路２−２から第２巡目のアドレス（Ｐ＋１）
Ｍを出力し、以下同様にアドレス発生回路２−Ｐから第
２巡目のアドレス（2P−１）を出力する。
タ12に加算係数S0＝MPが設定され、アドレス発生回路２
−１ないし２−Ｐに初期値S1＝0,S2＝M,……,SP（Ｐ−
１）Ｍがそれぞれ設定される。アドレス発生回路２−１
ないし２−Ｐにそれぞれ設定された初期値S1ないしS
Pは、波波形発生合成部11に入力される。そして波形発
生合成部11に入力された動作クロック＃１によって、ア
ドレス発生回路２−１が出力しているアドレスS1が選ば
れ、該アドレスS1、すなわちアドレス０で波形メモリ１
がアクセスされる。次の動作クロック＃２によって、ア
ドレス発生回路２−２が出力しているアドレスS2が選ば
れ、該アドレスS2、すなわちアドレスＭで波形メモリ１
がアクセスされる。以下同様にして、アドレス発生回路
順に波形メモリ１をアクセスするアドレスが切り換えら
れる。動作クロック＃Ｐによって、アドレス発生回路２
−Ｐが出力している一巡目の最終アドレスSPが選ばれ、
該アドレスSP、すなわちアドレス（Ｐ−１）Ｍで波形メ
モリ１がアクセスされるが、該動作クロック＃Ｐの次の
動作クロック＃（Ｐ＋１）までの間に、各アドレス発生
回路２−１ないし２−Ｐではレジスタ12に設定されてい
る加算係数S0をそれぞれ累積している。すなわちアドレ
ス発生回路２−１内の加算器は、レジスタ12に設定され
ている加算係数S0と初期値S1との加算S0＋S1＝PMを終っ
ており、アドレス発生回路２−２内の加算器も、レジス
タ12に設定されている加算係数S0と初期値S2との加算S0
＋S2＝（Ｐ＋１）Ｍを終っている。同様にして、アドレ
ス発生回路２−Ｐ内の加算器も、レジスタ12に設定され
ている加算係数S0と初期値SPとの加算S0＋SP＝（2P−
１）Ｍを終っている。従って分周回路14から出力される
＃２分周クロックによって各アドレス発生回路２−１な
いし２−Ｐ内のアキュムレータを構成するレジスタにそ
の加算値、すなわちアドレス発生回路２−１にはPMが設
定され、アドレス発生回路２−２には（Ｐ＋１）Ｍが設
定され、以下同様にアドレス発生回路２−Ｐには（2P−
１）Ｍが設定され、波形発生合成部11に対しアドレス発
生回路２−１から第２巡目のアドレスPMを出力し、アド
レス発生回路２−２から第２巡目のアドレス（Ｐ＋１）
Ｍを出力し、以下同様にアドレス発生回路２−Ｐから第
２巡目のアドレス（2P−１）を出力する。
波形発生合成部11に入力された動作クロック＃（Ｐ＋
１）によって、前記第１巡目の説明の如くアドレス発生
回路２−１が出力しているアドレスPMが選ばれ、該アド
レスPMで波形メモリ１がアクセスされる。以下同様の経
過が繰り換返される。そして、＃３分周クロックによっ
て、各アドレス発生回路２−１ないし２−Ｐに第３巡目
の各アドレスとなるべき累積値が設定され、波形発生合
成部11へそのアドレスが出力される。
１）によって、前記第１巡目の説明の如くアドレス発生
回路２−１が出力しているアドレスPMが選ばれ、該アド
レスPMで波形メモリ１がアクセスされる。以下同様の経
過が繰り換返される。そして、＃３分周クロックによっ
て、各アドレス発生回路２−１ないし２−Ｐに第３巡目
の各アドレスとなるべき累積値が設定され、波形発生合
成部11へそのアドレスが出力される。
さらに、加算係数S0、位相きざみΔθ等について第２図
（ｂ）を用いて説明する。図中、θ０は、波形データ初
期位相となり、Δθは、波形メモリ１から波形データを
読み出す位相の細かさと成る。それゆえ、Δθを「位相
きざみ」と定義した。また、例えば、アドレス発生回路
２−１のアドレスは、初期値S1、S1＋S0、S1＋S0＋S0と
順次S0が加算される。それゆえ、S0を「加算係数」と定
義した。時間（ｔ）の経過に従い、切換スイッチ18のSW
1、SW2、SW3、・・・・、SWP、SW1・・・・が順次切り
換えらる（第２図（ａ）のタイムーチャートに示す出力
切換）。この切換スイッチ18の切り換えにより、各アド
レス発生回路のアキュムレータ出力が順次選択され、波
形メモリ１のS1、S2、S3、・・・・、SP、S1＋S0・・・
・のアドレスが選択される。その結果、●、○、△、・
・☆、●、・・・・の波形データが出力される。なお、
例えば、アドレス発生回路２−１内のレジスタ４が、S1
を出力している間、加算器３はS1＋S0を演算している。
（ｂ）を用いて説明する。図中、θ０は、波形データ初
期位相となり、Δθは、波形メモリ１から波形データを
読み出す位相の細かさと成る。それゆえ、Δθを「位相
きざみ」と定義した。また、例えば、アドレス発生回路
２−１のアドレスは、初期値S1、S1＋S0、S1＋S0＋S0と
順次S0が加算される。それゆえ、S0を「加算係数」と定
義した。時間（ｔ）の経過に従い、切換スイッチ18のSW
1、SW2、SW3、・・・・、SWP、SW1・・・・が順次切り
換えらる（第２図（ａ）のタイムーチャートに示す出力
切換）。この切換スイッチ18の切り換えにより、各アド
レス発生回路のアキュムレータ出力が順次選択され、波
形メモリ１のS1、S2、S3、・・・・、SP、S1＋S0・・・
・のアドレスが選択される。その結果、●、○、△、・
・☆、●、・・・・の波形データが出力される。なお、
例えば、アドレス発生回路２−１内のレジスタ４が、S1
を出力している間、加算器３はS1＋S0を演算している。
この様にして波形メモリ１から読み出された波形デー
タはアナログ化され、初期値設定部13に入力された位相
きざみΔθ＝Ｍに応じた信号波形ｆ（ｔ）が波形発生合
成部11から出力される。
タはアナログ化され、初期値設定部13に入力された位相
きざみΔθ＝Ｍに応じた信号波形ｆ（ｔ）が波形発生合
成部11から出力される。
上記説明では初期位相θ０＝０として説明したが、初
期位相θ０＝ｌのときにはアドレス発生回路２−１ない
し２−Ｐに該初期位相θ０＝ｌが加えられたアドレスで
スタートすることになる。
期位相θ０＝ｌのときにはアドレス発生回路２−１ない
し２−Ｐに該初期位相θ０＝ｌが加えられたアドレスで
スタートすることになる。
第５図は本発明に係るディジタルファンクションジェ
ネレータの一実施例構成を示しており、１ないし4,6は
第８図のものに対応し、２−１ないし２−P,12ないし14
は第１図のものに対応している。18は切換スイッチであ
って、動作クロックに対応して分周回路14から出力され
る信号に応じ、順次スイッチSW1,SW2,……SWPを切り換
えられるようになっている。
ネレータの一実施例構成を示しており、１ないし4,6は
第８図のものに対応し、２−１ないし２−P,12ないし14
は第１図のものに対応している。18は切換スイッチであ
って、動作クロックに対応して分周回路14から出力され
る信号に応じ、順次スイッチSW1,SW2,……SWPを切り換
えられるようになっている。
第５図の動作は、初期値設定部13からレジスタ12へ加
算係数S0が出力され、また、アドレス発生回路２−１な
いし２−Ｐへ各初期値S1ないしSPがそれぞれ出力され、
分周回路14から出力される分周クロックにより各アドレ
ス発生回路２−１ないし２−Ｐから各アドレスが発生す
るようになっている。このアドレスの発生の仕方は、第
１図ないし第４図で説明したものと同様であるので、そ
の説明は省略する。
算係数S0が出力され、また、アドレス発生回路２−１な
いし２−Ｐへ各初期値S1ないしSPがそれぞれ出力され、
分周回路14から出力される分周クロックにより各アドレ
ス発生回路２−１ないし２−Ｐから各アドレスが発生す
るようになっている。このアドレスの発生の仕方は、第
１図ないし第４図で説明したものと同様であるので、そ
の説明は省略する。
動作クロックに対応して切換スイッチ18内のスイッチ
SW1,SW2,……SWPが順番に切り換えられてゆく。従って
第１図で説明した様に、アドレス発生回路２−１ないし
２−Ｐで発生したアドレスが順番に切換スイッチ18によ
って選出され、その選出されたアドレスで波形メモリ１
がアクセスされる。すなわち切換スイッチ18はアドレス
切換器として動作している。そして該波形メモリ１から
読み出された波形データが順次ディジタル−アナログ変
換器６でアナログ化される。従ってアドレス発生回路２
−１ないし２−Ｐは動作クロックのＰ個ごとにそのアド
レスを発生させればよく、動作クロックをＰ倍にすれ
ば、初期値設定部13に設定される位相きざみΔθに応じ
た任意の波形のＰ倍の高周波信号を発生させることがで
きる。
SW1,SW2,……SWPが順番に切り換えられてゆく。従って
第１図で説明した様に、アドレス発生回路２−１ないし
２−Ｐで発生したアドレスが順番に切換スイッチ18によ
って選出され、その選出されたアドレスで波形メモリ１
がアクセスされる。すなわち切換スイッチ18はアドレス
切換器として動作している。そして該波形メモリ１から
読み出された波形データが順次ディジタル−アナログ変
換器６でアナログ化される。従ってアドレス発生回路２
−１ないし２−Ｐは動作クロックのＰ個ごとにそのアド
レスを発生させればよく、動作クロックをＰ倍にすれ
ば、初期値設定部13に設定される位相きざみΔθに応じ
た任意の波形のＰ倍の高周波信号を発生させることがで
きる。
第６図は本発明に係るディジタルファンクションジェ
ネレータの他の実施例構成を示しており、１ないし4,6
は第６図のものに対応し、２−１ないし２−P,12ないし
14は第１図のものに対応し、15は第５図のものに対応し
ている。
ネレータの他の実施例構成を示しており、１ないし4,6
は第６図のものに対応し、２−１ないし２−P,12ないし
14は第１図のものに対応し、15は第５図のものに対応し
ている。
第６図の構成と第５図の構成との相違は、アドレス発
生回路２−１ないし２−Ｐにそれぞれ対応して同一の波
形データが全く同一に格納された波形メモリ１が設けら
れ、各アドレス発生回路２−１ないし２−Ｐで発生され
た各アドレスで、それぞれの波形メモリ１をアクセス
し、該波形メモリ１から読み出された波形データを動作
クロックに対応して切換スイッチ18で順番にこれらの波
形データを選出し、その後ディジタル−アナログ変換器
６でアナログ化するように構成した点である。このとき
切換スイッチ18は波形データ切換器として動作してい
る。第６図の構成においても動作クロックのＰ個ごとに
アドレス発生回路２−１ないし２−Ｐからそのアドレス
を発生させ、該アドレスで対応して設けられている波形
メモリ１からそれぞれその波形データを読み出しておけ
ばよく、動作クロックをＰ倍にすれば、初期値設定部13
に設定される位相きざみΔθに応じた任意の波形のＰ倍
の高周波信号を発生させることができる。
生回路２−１ないし２−Ｐにそれぞれ対応して同一の波
形データが全く同一に格納された波形メモリ１が設けら
れ、各アドレス発生回路２−１ないし２−Ｐで発生され
た各アドレスで、それぞれの波形メモリ１をアクセス
し、該波形メモリ１から読み出された波形データを動作
クロックに対応して切換スイッチ18で順番にこれらの波
形データを選出し、その後ディジタル−アナログ変換器
６でアナログ化するように構成した点である。このとき
切換スイッチ18は波形データ切換器として動作してい
る。第６図の構成においても動作クロックのＰ個ごとに
アドレス発生回路２−１ないし２−Ｐからそのアドレス
を発生させ、該アドレスで対応して設けられている波形
メモリ１からそれぞれその波形データを読み出しておけ
ばよく、動作クロックをＰ倍にすれば、初期値設定部13
に設定される位相きざみΔθに応じた任意の波形のＰ倍
の高周波信号を発生させることができる。
第７図は本発明に係るディジタルファンクションジェ
ネレータの他の実施例構成を示しており、１ないし4,6
は第６図のものに対応しており、２−１ないし２−P,12
ないし14は第１図のものに対応し、18は第５図のものに
対応している。
ネレータの他の実施例構成を示しており、１ないし4,6
は第６図のものに対応しており、２−１ないし２−P,12
ないし14は第１図のものに対応し、18は第５図のものに
対応している。
第７図の構成と第５図の構成との相違は、アドレス発
生回路２−１ないし２−Ｐにそれぞれ対応して同一の波
形データが全く同一に格納された波形メモリ１、及び該
波形メモリ１からそれぞれ読み出された波形データをア
ナログ化するディジタル−アナログ変換器６が設けら
れ、各アドレス発生回路２−１ないし２−Ｐで発生され
た各アドレスで、それぞれの波形メモリ１をアクセス
し、該波形メモリ１から読み出された波形データを対応
して設けられているディジタル−アナログ変換器６でア
ナログ化した上で、動作クロックに対応して切換スイッ
チ18で順番にこれらのアナログ化された波形成分を選出
し合成するように構成した点である。このとき切換スイ
ッチ18は波形成分切換器として動作している。第７図の
構成においても動作クロックのＰ個ごとにアドレス発生
回路２−１ないし２−Ｐからそのアドレスを発生させ、
該アドレスで対応して設けられている波形メモリ１から
それぞれの波形データを読み出し、さらに対応して設け
られているディジタル−アナログ変換器６でそれぞれア
ナログ化しておけばよく、動作クロックをＰ倍にすれ
ば、初期値設定部13に設定される位相きざみΔθに応じ
た任意の波形のＰ倍の高周波信号を発生させることがで
きる。
生回路２−１ないし２−Ｐにそれぞれ対応して同一の波
形データが全く同一に格納された波形メモリ１、及び該
波形メモリ１からそれぞれ読み出された波形データをア
ナログ化するディジタル−アナログ変換器６が設けら
れ、各アドレス発生回路２−１ないし２−Ｐで発生され
た各アドレスで、それぞれの波形メモリ１をアクセス
し、該波形メモリ１から読み出された波形データを対応
して設けられているディジタル−アナログ変換器６でア
ナログ化した上で、動作クロックに対応して切換スイッ
チ18で順番にこれらのアナログ化された波形成分を選出
し合成するように構成した点である。このとき切換スイ
ッチ18は波形成分切換器として動作している。第７図の
構成においても動作クロックのＰ個ごとにアドレス発生
回路２−１ないし２−Ｐからそのアドレスを発生させ、
該アドレスで対応して設けられている波形メモリ１から
それぞれの波形データを読み出し、さらに対応して設け
られているディジタル−アナログ変換器６でそれぞれア
ナログ化しておけばよく、動作クロックをＰ倍にすれ
ば、初期値設定部13に設定される位相きざみΔθに応じ
た任意の波形のＰ倍の高周波信号を発生させることがで
きる。
以上説明した如く、本発明によれば、アドレス発生回
路内のアキュムレータの動作時間に起因する制限が緩和
され、動作クロックを高速化することができるので、出
力波形を任意に設定でき、かつ高周波領域の信号波形を
発生させることができる。
路内のアキュムレータの動作時間に起因する制限が緩和
され、動作クロックを高速化することができるので、出
力波形を任意に設定でき、かつ高周波領域の信号波形を
発生させることができる。
また、動作クロックが一定の場合は、位相きざみΔθ
をより細かくでき、忠実な波形データを発生する。
をより細かくでき、忠実な波形データを発生する。
第１図は本発明に係るディジタルファンクションジェネ
レータの基本実施例構成図、第２図（ａ）はそのタイム
チャート、第２図（ｂ）は波形図、第３図は初期値設定
部の一実施例構成、第４図は第３図のタイムチャート、
第５図ないし第７図は本発明に係るディジタルファンク
ションジェネレータの一実施例構成、第８図は従来のデ
ィジタルファンクションジェネレータの構成図、第９図
はmod.Nのアキュムレータ説明図、第10図は波形メモリ
に格納されている波形データの格納状況説明図、第11
図，第12図は波形メモリから波形データを読み出して合
成した信号波形の一例の波形図である。 図中、１は波形メモリ、2,2−１ないし２−Ｐはアド
レス発生回路、３は加算器、４はレジスタ、５はレジス
タ、６はディジタル−アナログ変換器、11は波形発生合
成部、12はレジスタ、13は初期値設定部、14は分周回
路、15はレジスタ、16は加算器、17−１ないし17−Ｐは
レジスタ、18は切換スイッチである。
レータの基本実施例構成図、第２図（ａ）はそのタイム
チャート、第２図（ｂ）は波形図、第３図は初期値設定
部の一実施例構成、第４図は第３図のタイムチャート、
第５図ないし第７図は本発明に係るディジタルファンク
ションジェネレータの一実施例構成、第８図は従来のデ
ィジタルファンクションジェネレータの構成図、第９図
はmod.Nのアキュムレータ説明図、第10図は波形メモリ
に格納されている波形データの格納状況説明図、第11
図，第12図は波形メモリから波形データを読み出して合
成した信号波形の一例の波形図である。 図中、１は波形メモリ、2,2−１ないし２−Ｐはアド
レス発生回路、３は加算器、４はレジスタ、５はレジス
タ、６はディジタル−アナログ変換器、11は波形発生合
成部、12はレジスタ、13は初期値設定部、14は分周回
路、15はレジスタ、16は加算器、17−１ないし17−Ｐは
レジスタ、18は切換スイッチである。
Claims (4)
- 【請求項１】波形データが格納された波形メモリ（１）
を備え、外部から設定された条件に従い、外部から入力
した動作クロックに対応してアドレスを発生させて波形
メモリから波形データを読み出し、任意の信号波形を出
力するようにしたディジタルファンクションジェネレー
タにおいて、 前記波形メモリをアクセスするためのアドレスを順番
に発生させる複数個Ｐのアドレス発生回路（２）と、 これら複数個Ｐの各アドレス発生回路に、それぞれの
初期値を設定すると共に、信号波形の波形形状を定める
ために各アドレス発生回路のアドレスを歩進する間隔を
決定する加算係数を設定する初期値設定部（13）と、 前記動作クロックを分周し、動作クロックのＰ個毎に前
記アドレス発生回路の各アドレスを前記加算係数で歩進
させる分周回路（14）と、 複数個Ｐの各アドレス発生回路から発生されたアドレス
に基づいて、前記波形メモリから波形データを読み出
し、該波形データからアナログ化された信号波形を合成
する波形発生合成部（11）とを備えたことを特徴とする
ディジタルファンクションジェネレータ。 - 【請求項２】前記波形発生合成部は、前記複数個Ｐの各
アドレス発生回路から発生されたアドレスを、動作クロ
ックに応答して順次切り換えるアドレス切換器（18）
と、該アドレス切換器から出力されるアドレスで波形デ
ータが順次読み出される波形メモリ（１）と、該波形メ
モリから読み出された波形データをアナログ変換するデ
ィジタル−アナログ変換器（６）とを備えたことを特徴
とする請求項１記載のディジタルファンクションジェネ
レータ。 - 【請求項３】前記波形発生合成部は、前記複数個Ｐの各
アドレス発生回路に対応して設けられた複数個Ｐの波形
メモリ（１）と、これら複数個Ｐの各波形メモリから読
み出された波形データを、動作クロックに応答して順次
切り換える波形データ切換器（18）と、該波形データ切
換器から出力された波形データをアナログ変換するディ
ジタル−アナログ変換器（６）とを備えたことを特徴と
する請求項１記載のディジタルファンクションジェネレ
ータ。 - 【請求項４】前記波形発生合成部は、前記複数個Ｐの各
アドレス発生回路に対応して設けられた複数個Ｐの波形
メモリ（１）及びディジタル−アナログ変換器（６）
と、これら複数個Ｐの各波形メモリから読み出され、ア
ナログ変換された波形成分を、動作クロックに応答して
順次切り換える波形成分切換器（18）とを備えたことを
特徴とする請求項１記載のディジタルファンクションジ
ェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173088A JPH087642B2 (ja) | 1988-02-16 | 1988-02-16 | ディジタルファンクションジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173088A JPH087642B2 (ja) | 1988-02-16 | 1988-02-16 | ディジタルファンクションジェネレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01207811A JPH01207811A (ja) | 1989-08-21 |
| JPH087642B2 true JPH087642B2 (ja) | 1996-01-29 |
Family
ID=12339159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3173088A Expired - Lifetime JPH087642B2 (ja) | 1988-02-16 | 1988-02-16 | ディジタルファンクションジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087642B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6539411B1 (en) | 1998-10-29 | 2003-03-25 | Lucent Technologies Inc. | Direct digital synthesizer |
| DE10229241B4 (de) * | 2002-06-28 | 2004-05-27 | Robert Bosch Gmbh | Funktionsgenerator |
| JP5662040B2 (ja) * | 2010-03-16 | 2015-01-28 | 株式会社メガチップス | 数値制御発振器 |
| JP2012049585A (ja) * | 2010-08-24 | 2012-03-08 | Jeol Resonance Inc | ダイレクトデジタルシンセサイザー及び電子機器 |
| JP2020017881A (ja) * | 2018-07-26 | 2020-01-30 | 日本電波工業株式会社 | 周波数信号発生装置 |
-
1988
- 1988-02-16 JP JP3173088A patent/JPH087642B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01207811A (ja) | 1989-08-21 |
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