JPH01207811A - ディジタルファンクションジェネレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルファンクションジェネレータ、特
に波形データが格納されている波形メモリを備え、外部
から設定された波形条件に従い波形メモリからその波形
データを読み出し、任意の信号波形を発生させる信号発
生器において、高周波領域まで任意の信号波形を発生で
きるようにしたディジタルファンクションジェネレータ
に関するものである。

〔従来の技術〕

従来のディジタルファンクションジェネレータは、第８
図に示された構成により任意の信号波形ｆ　（ｔ）を発
生させていた。すなわち、波形メモリ１にはそのアドレ
ス上に波形データ、例えは第１０図回示の如く、波形の
位置を表わす波形データｆ（θ、）が予め格納されてお
り、アルレス発生回路２て発生されたア１−レスで該波
形メモリ１をアクセスし、その波形データｆ（θ、）を
読み出す。そしてディジタル−アナログ変換器６で波形
メモリ】から読み出された波形データｆ（θ、）をアナ
ログ化して所望の信号波形ｆ　（ｔ）を得ていた。アド
レス発生回路２は、いわゆるアキュムレータであり、加
算器３とレジスタ４とで構成されている。加算器３には
外部のレジスタ５から入力される位相計算ステップ八〇
とレジスタ４から出力される波形メモリ］をアクセスす
るアドレスθ□とを加算し、その加算値へ−〇、。１−
θ−−Δθを動作クロッつてレジスタ４に設定する。ア
ドレス発生回路２は上記説明の如くアキュムレータであ
るので、動作クロックが入力される毎に位相計算ステッ
プΔθを累積し、θ、４１−θ、十△θのアドレスを順
次出力する。レジスタ５には外部から前記位相計算ステ
ップ八〇が設定される様になっており、この位相計算ス
テップΔθの設定により、波形メモリ１をアクセスする
アドレスの読み出し間隔が決定され、後に説明する様に
信号波形、すなわち出力波形の波形形状及びその周期が
決定される。

今、例えばレジスタ５に位相計算ステップΔθ−１が設
定されたものとすると、該レジスタ５から加算器３へΔ
θ−１が出力される。レジスタ４に最初に設定されてい
るアドレスをθ−ｌとすると、アドレス発生回路２は動
作クロックに対応して位相計算ステップΔθ−１を順に
累積し、！＋］、Ａ＋２．・・・・・・、！十ｋを発生
する。これらのアドレスで波形メモリ１が順にアクセス
されるようになっているので、該波形メモリ１からは、
動作クロックに対応して各アドレス上の波形データｆ（
ｆｆｉ　＋　１　）、ｆ（／２　＋　２）、・・・・・
・、ｆ（ｆｆ＋ｋ）が順に読み出される。これらの波形
データｆ（ｊ２　＋　１）、ｆ（ｊ２＋２）、・・・・
、ｆ（ｊ２＋ｋ）は、ディジタル−アナログ変換器６で
アナログ化され、アナログ信号ｆ（１）の信号波形が第
１１図図示の如く発生ずる。

また、レジスタ５に設定される位相計算ステップΔ０＝
Ｍ（Ｍは任意の正の整数）に設定されると、該Δθ−Ｍ
が累積されることとなり、アドレス発生回路２は２十Ｍ
、乏＋２Ｍ、・・・・・・、　　ｎ＋ｋＭの各アドレス
を順に発生ずる。従って動作クロック毎に、波形メモリ
ーから波形データｆ（ｆｆｉ＋Ｍ）　、　ｆ（／、　−
１−２Ｍ）　、・・・・・・、ｆ（ｎ＋ｋＭ）が読み出
され、ディジタル−アナログ変換器６でアナログ化され
ると、第１２図示の信号波形が得られる。

そして周期関数の信号波形を得るために、波形メモリー
には第１０図図示の如く、波形データｆ　（０）　。

ｆ（１）、　ｆ（２）、・・・・・・、ｆ（Ｎ−１）か
ら成るＮポイントの波形データが格納されており、アＦ
レス発生回路２はモジューロＩＮ　（ｍｏｄｕｌｏ４以
下ｍｏｄ、　Ｎと略記する）で動作するように構成され
ている。このアｌ“レス発生回路２のｍｏｄ、Ｈの動作
について、第９回を用いて説明すると次の如くである。

すなわち、］Δθ１くＮ、１θ１くＮの２つの成る値、
すなわち位相計算ステップΔθとアドレスθとが加算器
３に人力されたとき、該加算器３で加算された加算値Ａ
−Δθ＋θか１Δθ＋θ］〈Ｎのときに　は、動作クロ
ックに対応してレジスタ４から　該加算値Ａ−Δθ」−
θが出力され、該加算値Ａ＝Δθ十θがＩΔθ＋θ］≧
Ｎのときには、該加算値へ−Δθ十〇をＮで割算し、そ
の余りＳをレジスタ４に設定し、レジスタ４からこの余
りＳを出力する。

ｍｏｄ、Ｎの具体例を挙げると、例えばＮ＝１００゜Δ
θ−１０．θ−５としたとき、動作クロックに対応して
レジスタ４から１５．２５．３５．・・・・・・、９５
が順に出力され、次に１０５となるべき所が、該１０５
を１００で割ったときの余りＳ＝５がレジスタ４に設定
され、レジスタ４から５が出力される。

〔発明が解決しようとする課題〕

しかしながら従来のディジタルファンクションジェネレ
ータでは、高周波の信号波形を発生させることができな
い欠点があった。すなわち第８図に示された従来の回路
構成において、出力周波数を高くするには動作クロック
の速度を上昇させればその出力周波数は高くなるが、次
の理由により高周波への限界があった。つまり、レジス
タ４がその動作指示を与えられてからアドレスθを出力
するまでの時間をｔｌ、加算器３かアドレスθと位相計
算ステップΔθとを加算し、そしてその加算値へ−θ十
Δθが安定するまでの時間をｔ２．及び次の動作クロッ
クによりレジスタ４が該加算値へ−θ十Δθを記憶可能
な状態になるまでの時間をり、としたとき、その合計時
間はｔＩ＋ｈ　＋　ｈとなるか、アドレス発生回路２の
アキュムレータを正常に動作させて安定したアドレスを
発生させるその発生間隔は、前記合計時間ｔｌ十ｔ２＋
５よりも短かくすることができないため、波形メモリ１
をアクセスする高速化への限界が生し、高周波領域の信
号波形を発生できなかった。

本発明は、」二記の欠点を解決することを目的としでお
り、アドレス発生回路２を複数個設けることにより、前
記加算器３とレジスタ４とのアキュムレータの動作時間
、すなわち前記合計時間ｔ＋　＋　ｔ２−１−　ｔ３に
起因する制限を実質的に各アドレス発生回路に分散させ
、高周波領域の信号波形を発生させることが可能なディ
ジタルファンクションジェネレータを提供することを目
的としている。

〔課題を解決するだめの手段］ 上記目的を達成するために、波形データが格納された波
形メモリを備え、外部から設定された条件に従いそのア
ドレスを発生させて波形メモリから波形データを読み出
し、任意の信号波形を出力するようにしたディジタルフ
ァンクションジェネレータにおいて、前記波形メモリを
アクセスするためのアドレスを順番に発生させる複数個
Ｐのアドレス発生回路と、これら複数個Ｐの各アドレス
発生回路に、初期値をそれぞれ設定すると共に、信号波
形の波形形状を定める演算ステップを設定する初期値設
定部と、動作クロックを分周し、該動作クロックのＰ個
毎に前記アドレス発生回路の各アドレスを前記演算ステ
ップでそれぞれ歩進させる分周回路と、複数個Ｐの各ア
ドレス発生回路から発生されたアドレスに基づいて、前
記波形メモリから波形データを読み出し、該波形データ
からアナログ化された信号波形を合成する波形発生合成
部とを備えている。そして該波形発生合成部は、複数個
Ｐの各アドレス発生回路から発生されたアドレスを、動
作クロックに応答して順次切り換えるアドレス切換器と
、該アドレス切換器から出力されるアドレスで波形デー
タが順次読み出される波形メモリと、該波形メモリから
読み出された波形データをアナログ変換するディジタル
−アナログ変換器とを備えている。また前記波形発生合
成部は、複数個Ｐの各アドレス発生回路に対応して設け
られた複数個Ｐの波形メモリと、これら複数個Ｐの各波
形メモリから読み出された波形データを、動作クロック
に応答して順次切り換える波形データ切換器と、該波形
データ切換器から出力される波形データをアナログ変換
するディジタル−アナログ変換器とを備えていてもよい
。また前記波形発生合成部は、複数個Ｐの各アドレス発
生回路に対応して設けられた複数個Ｐの波形メモリ及び
ディジタル−アナログ変換器と、これら複数個Ｐの各波
形メモリから読み出され、アナログ変換された波形成分
を、動作クロックに応答して順次切り換える波形成分切
換器とを備えていてもよい。

以下図面を参照しながら本発明の一実施例を説明する。

（実施例〕 第１図は本発明に係るディジタルファンクションジェネ
レータの基本実施例構成図、第２図はそのタイムチャー
ト、第３図は初期値設定部の一実施例構成、第４図は第
３図のタイムチャート、第５図ないし第７図は本発明に
係るディジタルファンクションジェネレータの一実施例
構成を示している。

第１図において、１は第８図のものに対応しており、２
−１ないし２−Ｐはアドレス発生回路であって第８図の
アドレス発生回路２に対応し、それぞれ加算器３及びレ
ジスタ４を備えアキュムレータを構成している。１１ば
波形発生合成部、１２はレジスタ、１３は初期値設定部
、１４は分周回路を表わしている。

波形発生合成部１１は波形メモリ〕を備えており、アド
レス発生回路２−１ないし２−Ｐから発生されたアドレ
スで順番に該波形メモリ１がアクセスされるようになっ
ている。そして該波形メモリ１から読み出された波形デ
ータを基にアナログ変換され、アナログ信号の信号波形
ｆ（［）が出力されるようになっている。

レジスタ１２は初期値設定部１３から入力される演算ス
テップＳ。（該演算ステップＳ。については後程詳しく
説明する）を受け、所定のタイミングにアドレス発生回
路２−１ないし２−Ｐへ演算ステップＳ。を供給するよ
うになっている。

初期値設定部１３は外部から設定される位相計算ステッ
プ八〇に基づき、アドレス発生回路２−１ないし２−Ｐ
に初期値別ないしＳ、をそれぞれ出力すると共に、前記
レジスタ１２へ演算ステップＳ。

を出力する。

分周回路１４は動作クロックを受け、アドレス発器 生回路２−１ないし２−Ｐに対応した数、すなわちＰの
分周比で動作クロックを分周し、Ｐ個の動作クロック受
領毎にアドレス発生回路２−１ないし２−Ｐの各アドレ
スをそれぞれ歩進させる分周クロックを出力する。また
該分周回路１４は動作クロックに同期して、波形発生合
成部１１に入力されたアドレス発生回路２−１ないし２
−Ｐの各アドレスを順番に切り換えさせる切換信号等を
波形発生合成部１１へ出力している。

第１図の動作を説明する前に、本発明のディジタルファ
ンクションジェネレータによる任意の信号波形ｆ　（ｔ
）の発生原理を説明しておく。

第８図で既に説明した如く、第１０図の横軸で表わされ
るアドレスθ、上には、該アドレスθ、に対応してその
波形データｆ（θ、）が波形発生合成部１１内の波形メ
モリ１に格納されているので、Ｍ個目（Ｍは正の整数）
ごとのアドレスで波形メモリ１を動作クロックに対応し
てアクセスすると、第１２図の信号波形が発生する。た
だしｌ−Ｏとしている。以下の説明についてもＩ２−０
で説明する。

今、第１図図示のアドレス発生回路２−１にｒＯ，のア
ドレスを発生させ、アドレス発生回路２−２に「Ｍ」の
アドレスを発生させ、以下同様にしてアドレス発生回路
２−Ｐにｒ（Ｐ−１）ＭＪのアドレスを発生させる。そ
して動作クロックに対応してアドレス発生回路２−１な
いし２−Ｐのそれぞれに発生している各アドレスで波形
メモリ１をアクセスするようにしておく。次の２巡目ま
でにアドレス発生回路２−１にはｒ２ＰＭＪのアドレス
を発生させておき、アドレス発生回路２＝２にはｒＣＰ
＋１）Ｍ」のアドレスを発生させておき、以下同様にア
ドレス発生回路２−Ｐにはｒ（２Ｐ−１）Ｍｌのアドレ
スを発生させておく。

そして第１巡目のアドレス発生回路２−Ｐのｒ　！　Ｊ
のアドレスで波形メモリ１のアクセスを終了したとき、
既に用意されている第２巡目のアドレス発生回路２−１
のｒ２ＰＭＪのアドレスで波形メモリ１をアクセスする
ようにしておく。次に第２巡目の既に用意されているア
ドレス発生回路２−２のｒ（Ｐ＋１．）Ｍ」のアドレス
で波形メモリ１をアクセスさせ、以下同様にアドレス発
生回路２−Ｐの「（２Ｐ−１）Ｍ」のアドレスで波形メ
モリ１をアクセスさせ、続いて第３巡回の既に用意され
ているアドレス発生回路２−１のｒ３ＰＭＪのアドレス
で波形メモリ１をアクセスさせる。この様にＰ個のアド
レス発生回路２−１ないし２−Ｐを用い、動作クロック
に対応して順番にそのアドレスで波形メモリ１から波形
データを読み出せば、第１２図図示の信号波形が得られ
る。この時各アドレス発生回路２−１ないし２−Ｐは、
次の波形メモリ１をアクセスする順までに次のアクセス
すべきアドレスを発生しておけばよいので、アドレス発
生回路２−１ないし２−Ｐは従来に比べ１／Ｐの低速動
作でよく、従って従来のアドレス発生回路が１個の構成
のときに比べＰ倍の動作クロックに応答して各アドレス
発生回路２−１ないし２−Ｐを動作させれば、Ｐ倍の高
周波を発生させることができるようになる。

上記説明から明らかな様に波形メモリ１をアクセスする
第１巡回のアドレス発生回路２−１にば「０」のアドレ
スが発生し、アドレス発生回路２−２には「Ｍ」のアド
レスが発生し、以下同様にアドレス発生回路２−Ｐには
ｒ（Ｐ−１）ＭＪのアドレスが発生するようにしておか
なければならないが、これらの初期値ｒＱＪ、’ＭＪ、
・・・・・・。

ｒ（Ｐ−１）Ｍｌは、第３図の初期値設定部の一実施例
構成によってそれぞれ設定される。

第３図の初期値設定部１３を、まず一般論で説明する。

該初期値設定部１３は、第１Ｍに示されたレジスタ１２
へ演算ステップＳ。を出力し、またアドレス発生回路２
−１ないし２−Ｐへその初期値Ｓ１ないしＳ、をそれぞ
れ出力するようになっている。

第３図において、１５はレジスタ、１６は加算器、１７
−１ないし１７−Ｐはレジスタを表わし、加算器１６と
レジスタ１７−Ｐとでアキュムレータを構成している。

なお前記レジスタ１７−１ないし１７−Ｐは、第１図の
アドレス発生回路２−１ないし２−Ｐに各初期値Ｓ、な
いし飾をそれぞれ設定するため、アドレス発生回路２−
１ないし２−Ｐと同数のＰ個で構成されている。レジス
タ１５には位相計算ステップΔθがセットされる。

ここで、位相計算ステップΔθ、初期位相θ。、演算ス
テップＳ。は前もって外部から人力される値である。ま
た初期設定用クロックは第１図の動作クロックと同期し
ている。前記位相計算ステップΔθは、第１０図に示さ
れた横軸のアドレスθ、において、何個目ごとのアドレ
スを選択してゆくかを定める要素となっており、該位相
計算ステップΔθの選定によって、前述の如くその信号
波形が定まり、その周期も定まる（動作クロックが一定
の場合）。従って該位相計算ステップΔθにΔθ＝Ｍが
選定されると、第１０図に示された横軸のアドレスθ、
においで、Ｍ個目ことのアドレスが選定されることにな
り、さらに初期位相θ。が指定されると、該初期位相θ
。を先頭アドレスとして、θ。十Ｍ、θｏ−１−２Ｍ、
・・・・・・のアドレスで波形発生合成部１１内の波形
メモリ１がアクセスされる。

該位相計算ステップΔθ−Ｍで波形発生合成部１１内の
波形メモリ１がアクセスされたとき、第１２図に示され
た波形となることは言うまでもない。

第３図に示された回路構成の動作を説明すると次の如く
である。

第４図に示されたタイムチャートの様に、初期設定用ク
ロック＃１によって、初期位相θ。がレジスタ１７−Ｐ
にセットされ、また位相計算ステップΔθがレジスタ１
５にセットされる。次の初期設定用クロック＃２によっ
て、前記レジスタ１７−Ｐにセットされた初期位相Ｏ８
は、次段のレジスタ１７−（Ｐ−１）にシフトされると
共に、加算器１６でレジスタ１５にセットされている位
相計算ステップ八〇と加算され、その加算値θ。＋へ〇
がレジスタ１７−Ｐにセットされる。この様に初期設定
用クロック毎にレジスタ１７−１ないし１７−Ｐにそれ
ぞれセットされる内容がレジスタ１７−Ｐから１７−１
の方向に向けてシフトされて行く。従って初期設定用ク
ロック＃Ｐにより、レジスタ１７−１にはθ。がセット
され、レジスタ１７−２にはθ。十Δθがセットされる
。以下レジスタ１７−Ｐの方向に位相計算ステップΔθ
づつ増えた値が順にそれぞれのレジスタにセットされ、
レジスタ１７−Ｐにはθ。＋（１−１）八〇がセットさ
れる。この初期設定用クロック＃Ｐで各レジスタ１７−
１ないし１７−Ｐにそれぞれセントされた内容が初期値
ＳＩないしＳ、であり、次の初期設定用クロック、すな
わち第１図に示された分周クロックで初期値設定部１３
から出力されているこれらの初期値Ｓ１ないしＳ２、ア
ドレス発生回路２−１ないし２−Ｐにそれぞれ設定され
る。なおこのとき初期値設定部１３からレジスタ１２へ
演算ステップＳ。が送られており、該演算ステップＳ。

が該レジスタ１２に設定される。

前述の様に、外部から位相計算ステップΔθにΔθ−Ｍ
が選定され、初期位相θ。にθ。−０が入力されると、
アドレス発生回路２−１に設定される初期値Ｓ、ば５１
−０となり、アドレス発生回路２−２に設定される初期
値Ｓ２ばＳ２＝Ｍとなり、以下同様にアドレス発生回路
２−Ｐに設定される初期値Ｓ、は５ｒ−（Ｐ　　Ｌ）Ｍ
となる。またレジスタに設定される演算ステップＳ。は
、アドレス発生回路２−１ないし２−ＰのＰ個に位相計
算ステップΔθの値を掛けたＳ。−ＰＭとなる。

この様にして、初期値設定部１３からレジスタ１２へ演
算ステップＳ。−ＭＰが設定され、アドレス発生回路２
−１ないし２−Ｐに初期（ｉｆ＋　Ｓ　１−０　。

Ｓ　ｚ−Ｍ　、・・・・・・、Ｓ、−（Ｐ−１）Ｍがそ
れぞれ設定される。

次に第２図のタイムチャー１・を用いて第１図の動作を
説明する。

＃１分周クロックによって上記説明のとおり、レジスタ
１２に演算ステップＳ。−ＭＰが設定され、アドレス発
生回路２−１ないし２−Ｐに初期値５ｌ−０、Ｓｚ＝Ｍ
、　　・・・・・・、ＳＰ＝　（Ｐ　　Ｉ）Ｍがそれぞ
れ設定される。アドレス発生回路２−１ないし２−Ｐに
それぞれ設定された初期値Ｓ１ないしＳ。

は、波形発生合成部１１に入力される。そして波形発生
合成部１１に入力された動作クロック＃１によって、ア
ドレス発生回路２−１が出力しているアドレスＳｌが選
ばれ、該アドレス別、すなわちアドレス０で波形メモリ
１がアクセスされる。次の動作クロック＃２によって、
アドレス発生回路２−２か出力しているアドレスＳ２が
選ばれ、該アトレスＳ２、すなわちアドレスＭで波形メ
モリ１がアクセスされる。以下同様にして、アドレス発
生回路順に波形メモリ１をアクセスするアドレスが切り
換えられる。動作クロック＃Ｐによって、アドレス発生
回路１−Ｐが出力している一巡回の最終アドレスＳ、か
選ばれ、該アドレスＳ２、すなわちアドレス（Ｐ−１）
Ｍで波形メモリ１がアクセスされるが、該動作クロック
＃Ｐの次の動作クロック＃（Ｐ＋１）までの間に、各ア
ドレス発生回路２−１ないし２−Ｐではレジスタ］２に
設定されている演算ステップＳ０をそれぞれ累積してい
る。すなわちアドレス発生回路２−１内の加算器は、レ
ジスタ１２に設定されている演算ステップＳ。と初期値
Ｓ１との加算Ｓ。＋Ｓ、＝ＰＭを終っており、アドレス
発生回路２−２内の加算器も、レジスタ１２に設定され
ている演算ステップＳ。と初期値Ｓ２との加算Ｓ。

＋３２＝　（Ｐ＋１）Ｍを終っている。同様にして、ア
ドレス発生回路２−Ｐ内の加算器も、レジスタ１２に設
定されている演算ステップＳ。と初期値Ｓ、との加算Ｓ
。＋Ｓ、−（２Ｐ−１）Ｍを終っている。

従って分周回路１４から出力される＃２分周クロックに
よって各アドレス発生回路２−１ないし２−Ｐ内のアキ
ュムレータを構成するレジスタにその加算値、すなわち
アドレス発生回路２−１にはＰＭが設定され、アドレス
発生回路２−２には（Ｐ＋１）Ｍが設定され、以下同様
にアドレス発生回路２−Ｐには（２Ｐ−］）Ｍが設定さ
れ、波形発生合成部１１に対しアドレス発生回路２−１
から第２巡目のアドレスＰＭを出力し、アドレス発生回
路２−２から第２巡目のアドレス（Ｐ＋１）Ｍを出力し
、以下同様にアドレス発生回路２−Ｐから第２巡目のア
ドレス（２Ｐ−１）を出力する。

波形発生合成部１１に入力された動作クロック＃（Ｐ＋
１）によって、前記第１巡目の説明の如くアドレス発生
回路２−１が出力しているアドレスＰＭが選ばれ、該ア
ドレスＰＭで波形メモリ１がアクセスされる。以下同様
の経過が繰り換返される。そして＃３分周クロックによ
って、各アドレス発生回路２−１ないし２−Ｐに第３巡
目の各アドレスとなるべき累積値が設定され、波形発生
合収部１１へそのアドレスが出力される。

この様にして波形メモリ■から読み出された波形データ
はアナログ化され、初期値設定部１３に入力された位相
計算ステップΔθ−Ｍに応じた信号波形ｆ　（ｔ）が波
形発生合成部１１から出力される。

」二記説明では初期位相θ。−０として説明したが、初
期位相θ。−！のときにはアドレス発生回路２−１ない
し２−Ｐに該初期位相θ、−４が加えられたアドレスで
スタートすることになる。

第５図は本発明に係るティジタルファンクションジエネ
レータの一実施例構成を示しており、１ないし４，６は
第８図のものに対応し、２−１ないし２−Ｐ、１２ない
し１４は第１図のものに対応している。１５は切換スイ
ッチであって、動作クロックに対応して分周回路１４か
ら出力される信号に応し、順次スイッチＳＷ、、　ＳＷ
２．・・・・・・ＳＷ、を切り換えられるようになって
いる。

第５Ｍの動作は、初期値設定部１３からレジスタ１２へ
演算ステップＳ。が出力され、また、アドレス発生回路
２−１ないし２−Ｐへ各初期値Ｓ１ないしＳＰがそれぞ
れ出力され、分周回路１４から出力される分周クロック
により各アドレス発生回路２−１ないし２−Ｐから各ア
ドレスが発生ずるようになっている。このアドレスの発
生の仕方は、第１図ないし第４図で説明したものと同様
であるので、その説明は省略する。

動作クロックに対応して切換スイッチ］５内のスイッチ
鵠＋、　５１４ｚ、　・・・・・・Ｓトが順番に切り換
えられてゆく。従って第１図で説明した様に、アドレス
発生回路２−１ないし２−Ｐで発生したアドレスか順番
に切換スイッチ１５によって選出され、その選出された
アドレスで波形メモリ１がアクセスされる。すなわち切
換スイッチ１５はアドレス切換器として動作している。

そして該波形メモリ１から読み出された波形データが順
次ディジタル−アナログ変換器６でアナログ化される。

従ってアドレス発生回路２−１ないし２−Ｐは動作クロ
ックのＰ個ごとにそのアドレスを発生させればよく、動
作クロックをＰ倍にすれば、初期値設定部１３に設定さ
れる位相旧算ステップ△θに応じた任意の波形のＰ倍の
高周波信号を発生させることができる。

第６図は本発明に係るディジタルファンクションジェネ
レータの他の実施例構成を示しており、１ないし４，６
は第６図のものに対応し、２−１ないし２’−Ｐ、１２
ないし１４は第１図のものに対応し、１５は第５図のも
のに対応している。

第６図の構成と第５図の構成との相違は、アドレス発生
回路２−１ないし２−Ｐにそれぞれ対応して同一の波形
データが全く同一に格納された波形メモリ１が設けられ
、各アドレス発生回路２−１ないし２−Ｐで発生された
各アドレスで、それぞれの波形メモリ１をアクセスし、
該波形メモリ１から読み出された波形データを動作クロ
ックに対応して切換スイッチ１５で順番にこれらの波形
データを選出し、その後ディジタル−アナログ変換器６
でアブ川コグ化するように構成した点である。

このとき切換スイッチ１５は波形データ切換器として動
作している。第６図の構成においても動作クロックのＰ
個ごとにアドレス発生回路２−１ないし２−Ｐからその
アドレスを発生させ、該アドレスで対応して設けられて
いる波形メモリ１からそれぞれその波形データを読み出
しておけばよく、動作クロックをＰ倍にすれば、初期値
設定部１３に設定される位相計算ステップΔθに応した
任意の波形のＰ倍の高周波信号を発生させることができ
る。

第７図は本発明に係るディジタルファンクションジェネ
レータの他の実施例構成を示しており、１ないし４，６
は第６図のものに対応しており、２−１ないし２−Ｐ、
１２ないし１４は第１図のものに対応し、１５は第５図
のものに対応している。

第７図の構成と第５図の構成との相違は、アドレス発生
回路２−１ないし２−Ｐにそれぞれ対応して同一の波形
データが全く同一に格納された波形メモリ１、及び該波
形メモリ１からそれぞれ読み出された波形データをアナ
ログ化するディジタル−アナログ変換器６が設けられ、
各アドレス発生回路２−１ないし２−Ｐで発生された各
アドレ−スで、それぞれの波形メモリ１をアクセスし、
該波形メモリ１から読み出された波形データを対応して
設けられているディジタル−アナログ変換器６でアナロ
グ化した上で、動作クロックに対応して切換スイッチ１
５で順番にこれらのアナログ化された波形成分を選出し
合成するように構成した点である。このとき切換スイッ
チ１５は波形成分切換器として動作している。第７図の
構成においても動作クロックのＰ個ごとにアドレス発生
回路２−１ないし２−Ｐからそのアドレスを発生させ、
該アドレスで対応して設けられている波形メモリ１から
それぞれその波形テークを読み出し、さらに対応して設
けられているディジタル−アナログ変換器６でそれぞれ
アナログ化しておけばよく、動作クロックをＰ倍にすれ
ば、初期値設定部１３に設定される位相計算ステップΔ
θに応じた任意の波形のＰ倍の高周波信号を発生させる
ことができる。

〔発明の効果〕

以上説明した如く、本発明によれば、アドレス発生回路
内のアキュムレータの動作時間に起因する制限が緩和さ
れ、動作クロックを高速化することができるので、出力
波形を任意に設定でき、かつ高周波領域の信号波形を発
生させることができ゛る。

【図面の簡単な説明】

第１図は本発明に係るディジタルファンクションジェネ
レータの基本実施例構成図、第２図はそのタイムチャー
１・、第３回は初期値設定部の一実施例構成、第４図は
第３図のタイムチャート、第５図ないし第７図は本発明
に係るディジタルファンクションジェネレータの一実施
例構成、第８図は従来のディジタルファンクションジェ
ネレータの構成間、第９図はｍｏｄ、Ｈのアキュムレー
タ説明図、第１０図は波形メモリに格納されている波形
データの格納状況説明図、第１１図、第１２図は波形メ
モリから波形データを読み出して合成した信号波形の一
例の波形図である。 図中、■は波形メモリ、２．２−１ないし２−Ｐはアド
レス発生回路、３は加算器、４はレジスタ、５はレジス
タ、６はディジタル−アナログ変換器、１１は波形発生
合成部、１２はレジスタ、１３ば初期値設定部、１４は
分周回路、１５はレジスタ、１６］

Claims (1)

1. 【特許請求の範囲】 １、波形データが格納された波形メモリを備え、外部か
   ら設定された条件に従いそのアドレスを発生させて波形
   メモリから波形データを読み出し、任意の信号波形を出
   力するようにしたディジタルファンクションジェネレー
   タにおいて、前記波形メモリをアクセスするためのアド
   レスを順番に発生させる複数個Ｐのアドレス発生回路と
   、これら複数個Ｐの各アドレス発生回路に、初期値をそ
   れぞれ設定すると共に、信号波形の波形形状を定める演
   算ステップを設定する初期値設定部と、 動作クロックを分周し、該動作クロックのＰ個毎に前記
   アドレス発生回路の各アドレスを前記演算ステップで歩
   進させる分周回路と、 複数個Ｐの各アドレス発生回路から発生されたアドレス
   に基づいて、前記波形メモリから波形データを読み出し
   、該波形データからアナログ化された信号波形を合成す
   る波形発生合成部 とを備えたことを特徴とするディジタルファンクション
   ジェネレータ。 ２、前記波形発生合成部は、複数個Ｐの各アドレス発生
   回路から発生されたアドレスを、動作クロックに応答し
   て順次切り換えるアドレス切換器と、該アドレス切換器
   から出力されるアドレスで波形データが順次読み出され
   る波形メモリと、該波形メモリから読み出された波形デ
   ータをアナログ変換するディジタル−アナログ変換器と
   を備えたことを特徴とする請求項１記載のディジタルフ
   ァンクションジェネレータ。 ３、前記波形発生合成部は、複数個Ｐの各アドレス発生
   回路に対応して設けられた複数個Ｐの波形メモリと、こ
   れら複数個Ｐの各波形メモリから読み出された波形デー
   タを、動作クロックに応答して順次切り換える波形デー
   タ切換器と、該波形データ切換器から出力された波形デ
   ータをアナログ変換するディジタル−アナログ変換器と
   を備えたことを特徴とする請求項１記載のディジタルフ
   ァンクションジェネレータ。 ４、前記波形発生合成部は、複数個Ｐの各アドレス発生
   回路に対応して設けられた複数個Ｐの波形メモリ及びデ
   ィジタル−アナログ変換器と、これら複数個Ｐの各波形
   メモリから読み出され、アナログ変換された波形成分を
   、動作クロックに応答して順次切り換える波形成分切換
   器とを備えたことを特徴とする請求項１記載のディジタ
   ルファンクションジェネレータ。