JPS63209241A - 時分割方向制御伝送におけるクロツク抽出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割方向制御伝送において、％にデータの
ない区間で発生するジッタを抑圧するのに好適なりロッ
ク抽出力式に関する。

〔従来の技術〕

従来、クロック抽出回路としては、産報出版発行「ＰＬ
Ｌ−ＩＣの使い方」第１４６頁から第１５４頁に述べら
れているように、ディジタルＰＬＬな用いており、位相
比較器の出力情報を＋１または−１に２値量子化し、次
にシーケンシャル・ループフィルタにて入力雑音等によ
り誤った位相制御を行なわないよう理想的な特性に制御
し、ディジタｙ　Ｖ　ＣＯではその理想特性をもつ位相
情報にて、パルスの付加および除去を行なうことにより
、発振器の出力周波数を制御し、入力タイミング波と位
相同期したクロックを抽出している。

しかしながら、入力タイミング波が入力されない場合、
ディジタルＶＣＯは制御されず固定発振器の固定周波数
を出力するため、入力タイミング波を出力する装置のマ
スタクロックとの間に周波数ずれを発生し、ジッタとな
って現われる。

〔発明が解決しようとする問題点〕

上記従来技術は、時分割方向制御伝送方式特有のデータ
のない区間でディジタルＰＬＬが自走状態となるため、
マスタクロックとスレーブクロックに周波数ずれ（△ｆ
）が発生する点について配慮がされておらず、そのΔｆ
により発生するジッタの問題があった。

本発明の目的は、上記のΔｆをほぼ１０１′にすること
によりジッタを抑圧することにある。

〔問題点を解決するための手段〕

上記目的は、ディジタルＰＬＬの原振としてアナログＰ
ＬＬの電圧制御型水晶発振器の出力を使用することによ
り達成される。

〔作用〕

時分割方向制御伝送においてディジタルＰＬＬ（ＤＰＬ
Ｌ　）にて抽出されたクロックは、アナログＰＬＬ　（
ＡＰＬＬ　）に入力され、電圧制御水晶発振器（ｖｃｘ
ｏ）の出力クロックと同期するため、マスタクロックと
スＶ−ブクロックの周波数ずれは発生しない。次に入力
データのない区間ではディジタＡ／Ｐ　Ｌ　Ｌは自走状
態となるが、アナログＰＬＬの持つ時定数はディジタル
ＰＬＬの持つ時定数より大きいため、自走状態になった
瞬間は電圧制御水晶発振器の出力クロックは入力データ
のある時の周波数とほぼ同一であるため、ディジタルＰ
ＬＬの自走周波数はマスタクロック周波数とほぼ同一で
あり、周波数ずれは発生しない。従ってデータのない区
間でもジッタは発生しない。

〔実施例〕

以下、本発明の一実施例を第１図、第２図及び第３図に
より説明する。第１図は、ディジタルＰＬＬ（ＤＰＬＬ
）１と、位相比較器（ＰＤ）Ｋ、ループフィルタ（ＬＰ
Ｆ）４．電圧制御型水晶発振器（ＶＣＸＯ）５及び分周
器６より構成されるアナログＰＬＬ　（ＡＰＬＬ　）２
からなり、入力データの変化点をとらえることにより位
相タイミングを抽出し、その位相に追従したクロックを
発生させるクロック抽出回路を構成する端末側８を示す
。第２図は、局側７と端末側８および加入者線９により
構成される時分割方向制御伝送方式の伝送系を示す。

以下、実施例の動作について説明する。端末側８に入力
データの存在する区間１０では、ＤＰＬＬｌにてクロッ
ク抽出されたクロックは、局側７の原振クロックと同期
しており、端末側８でのジッタはほとんど発生しない。

次にデータのない区間１１では、ＤＰＬＬｉはり３　・ 一ロック抽出できないため、ＶＣＸＯ５の出力するクロ
ックに同期したクロックを出力する。しかし、ここでＡ
ＰＬＬ２の持つＬＰＦ４の時定数をＤＰＬＬｌの持つ時
定数より大きく設定すると、ＶＣＸＯｓの出力するクロ
ックは、入力データの存在する区間１０で局側７の原振
クロックと同期していた周波数情報を持ってＤＰＬＬｌ
に入力されるため、ＤＰＬＬｌの出力するクロック周波
数は局側７の原振クロックの周波数とほぼ同一となる。

本実施例によれば、時分割方向制御伝送方式を用いる場
合、データのない区間１１における局側７と端末側８の
原振クロックの周波数ずれにより発生するジッタを抑圧
する効果がある。

第３図に、従来のようにＤＰＬＬｌのみを用いてクロッ
ク抽出した場合と、第１図の本発明の構成によりクロッ
ク抽出した場合のジッタの測定結果を示す。加入者線９
の線路損失を４０ｄＢ、４０ｄＢ　＋ブ９クジタッグ（
３００１１１）　２本、５０ｄＢの３通りについて測定
した結果、第１図の構成によればＤＰＬＬｌのみでクロ
ック抽出した場合に比べ、ジッタは４　・ 約６０％の低減が確認された。

〔発明の効果〕

本発明によれば、時分割方向制御伝送においてデータの
ない区間での局側と端末側の原振周波数ずれにより発生
するジッタを抑圧する効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のクロック抽出力式の回路構
成図、第２図はディジタル加入者線伝送にて時分割方向
制御伝送方式を用いている系を示す。第３図は、ＤＰＬ
Ｌのみを用いてクロック抽出した場合と第１図の構成で
クロック抽出した場合のジッタ測定結果を示す図である
。 １・・・ディジタルＰＬＬ　（ＤＰＬＬ　）、２・・・
アナログＰＬＬ　（ＡＰＬＬ　）、５・・・位相比較器
（ＰＤ）、４・・・ループフィルタ（ＬＰＦ）、５・・
・電圧制御型水晶発振器（ｖｃｘｏ）、６・・・分周器
、７・・・局側、８・・・端末側、９・・・加入者線、
１０・・・入力データの存在する区間、１１・・・デー
タのない区間。 鴇１図 弔　２　図 第３　図

Claims (1)

【特許請求の範囲】
1. １、ディジタルＰＬＬと、電圧制御型水晶発振器を備え
   該電圧制御型水晶発振器の出力の一部を上記ディジタル
   ＰＬＬに供給するアナログＰＬＬとを備え、上記ディジ
   タルＰＬＬの原振として上記アナログＰＬＬの電圧制御
   型水晶発振器の出力を使用することを特徴とする時分割
   方向制御伝送におけるクロック抽出方式。