JPH05292054A - 多重装置 - Google Patents
多重装置Info
- Publication number
- JPH05292054A JPH05292054A JP9624092A JP9624092A JPH05292054A JP H05292054 A JPH05292054 A JP H05292054A JP 9624092 A JP9624092 A JP 9624092A JP 9624092 A JP9624092 A JP 9624092A JP H05292054 A JPH05292054 A JP H05292054A
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- JP
- Japan
- Prior art keywords
- circuit
- low
- input
- parallel
- phase
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- Pending
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- Communication Control (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 複数の並列ディジタル信号を多重する多重回
路において、低速クロックの入力タイミングの変化があ
った場合でも、位相のタイミング調整をする必要のない
ものを提供する。 【構成】 入力端子101〜108から８ビット低速並列ディ
ジタル信号を入力し、入力端子110から低速クロックを
入力し、入力ラッチ回路１で出力位相を揃える。また、
位相比較回路４，フィルタ回路５，電圧制御発振器６，
８分周回路３によりＰＬＬ(Phase Lock Loop)を形成す
る。このＰＬＬは、入力端子110からの低速クロックと
８分周回路３からの多重タイミング制御信号の位相差を
なくすように電圧制御発振器６の出力を制御する。これ
により、パラレル／シリアル変換回路２は、入力端子11
0からの低速クロックに同期した８分周回路３からのタ
イミング制御信号により、入力並列ディジタル信号をシ
リアルの多重信号として出力端子130から出力する。
路において、低速クロックの入力タイミングの変化があ
った場合でも、位相のタイミング調整をする必要のない
ものを提供する。 【構成】 入力端子101〜108から８ビット低速並列ディ
ジタル信号を入力し、入力端子110から低速クロックを
入力し、入力ラッチ回路１で出力位相を揃える。また、
位相比較回路４，フィルタ回路５，電圧制御発振器６，
８分周回路３によりＰＬＬ(Phase Lock Loop)を形成す
る。このＰＬＬは、入力端子110からの低速クロックと
８分周回路３からの多重タイミング制御信号の位相差を
なくすように電圧制御発振器６の出力を制御する。これ
により、パラレル／シリアル変換回路２は、入力端子11
0からの低速クロックに同期した８分周回路３からのタ
イミング制御信号により、入力並列ディジタル信号をシ
リアルの多重信号として出力端子130から出力する。
Description
【０００１】
【産業上の利用分野】本発明は、並列ディジタル信号を
多重伝送する多重装置に関する。
多重伝送する多重装置に関する。
【０００２】
【従来の技術】図２は、従来の多重装置の構成を示すブ
ロック図であり、一例として、300Ｍbpsの８ビット並列
信号を、パラレル／シリアル変換後に2.4Ｇbpsに多重す
る場合について説明する。
ロック図であり、一例として、300Ｍbpsの８ビット並列
信号を、パラレル／シリアル変換後に2.4Ｇbpsに多重す
る場合について説明する。
【０００３】図２において、101〜108は低速並列ディジ
タル信号の入力端子、110は低速クロックの入力端子、
１は入力ラッチ回路であり、300Ｍbpsの８ビットディジ
タル信号をラッチし出力位相を揃え出力する。７は遅延
回路であり、前記低速並列ディジタル信号を一定時間遅
延させ出力する。８は伝送クロック発生回路であり、2.
4ＧＨzの伝送クロックを生成する。３は８分周回路であ
り、前記伝送クロック発生回路８からの伝送クロックに
基づいて８分周した多重タイミング制御信号を生成し、
パラレル／シリアル変換回路２の多重制御を行う。前記
パラレル／シリアル変換回路２は前記多重タイミング制
御信号により、８ビットのディジタル信号を2.4Ｇbpsの
シリアル信号に多重し出力端子130より出力する。
タル信号の入力端子、110は低速クロックの入力端子、
１は入力ラッチ回路であり、300Ｍbpsの８ビットディジ
タル信号をラッチし出力位相を揃え出力する。７は遅延
回路であり、前記低速並列ディジタル信号を一定時間遅
延させ出力する。８は伝送クロック発生回路であり、2.
4ＧＨzの伝送クロックを生成する。３は８分周回路であ
り、前記伝送クロック発生回路８からの伝送クロックに
基づいて８分周した多重タイミング制御信号を生成し、
パラレル／シリアル変換回路２の多重制御を行う。前記
パラレル／シリアル変換回路２は前記多重タイミング制
御信号により、８ビットのディジタル信号を2.4Ｇbpsの
シリアル信号に多重し出力端子130より出力する。
【０００４】次に上記従来例の動作を説明すると、300
Ｍbpsの８ビットディジタル信号を多重する際、８分周
回路３からの多重タイミング制御信号と入力ラッチ回路
１からの低速並列ディジタル信号のタイミングを遅延回
路７で調整してパラレル／シリアル変換回路２で多重し
ていた。
Ｍbpsの８ビットディジタル信号を多重する際、８分周
回路３からの多重タイミング制御信号と入力ラッチ回路
１からの低速並列ディジタル信号のタイミングを遅延回
路７で調整してパラレル／シリアル変換回路２で多重し
ていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の多重装置では、温度・電圧変換・部品のばらつき等
による低速クロックの入力タイミングの変化により、パ
ラレル／シリアル変換回路に入力するタイミングがず
れ、多重後の信号が誤るという問題があった。
来の多重装置では、温度・電圧変換・部品のばらつき等
による低速クロックの入力タイミングの変化により、パ
ラレル／シリアル変換回路に入力するタイミングがず
れ、多重後の信号が誤るという問題があった。
【０００６】本発明は、このような従来の問題を解決す
るものであり、低速クロックの入力タイミングの変化が
あった場合でも、位相のタイミング調整をする必要のな
い多重装置を提供することを目的とするものである。
るものであり、低速クロックの入力タイミングの変化が
あった場合でも、位相のタイミング調整をする必要のな
い多重装置を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、低速クロックに位相同期した伝送クロック
と多重タイミング制御信号を発生させ、その多重タイミ
ング制御信号によりパラレル／シリアル変換回路を動作
させるようにする。
するために、低速クロックに位相同期した伝送クロック
と多重タイミング制御信号を発生させ、その多重タイミ
ング制御信号によりパラレル／シリアル変換回路を動作
させるようにする。
【０００８】
【作用】本発明によれば、低速クロックの入力タイミン
グの変化に応じて伝送クロックや多重タイミング制御信
号の位相を変化させることにより、パラレル／シリアル
変換回路に入力する並列信号の入力タイミングを常に同
じ条件とする事ができる。
グの変化に応じて伝送クロックや多重タイミング制御信
号の位相を変化させることにより、パラレル／シリアル
変換回路に入力する並列信号の入力タイミングを常に同
じ条件とする事ができる。
【０００９】
【実施例】図１は、本発明の一実施例の構成を示すブロ
ック図であり、従来例と同様に、300Ｍbpsの８ビット並
列信号を、パラレル／シリアル変換後に2.4Ｇbpsに多重
する場合について説明する。
ック図であり、従来例と同様に、300Ｍbpsの８ビット並
列信号を、パラレル／シリアル変換後に2.4Ｇbpsに多重
する場合について説明する。
【００１０】図１において、入力端子101〜108，110、
入力ラッチ回路１、８分周回路３、パラレル／シリアル
変換回路２は従来例と同様の動作をするので、これらの
説明を省略する。９は遅延回路であり入力端子110から
の低速クロックに一定時間の遅延時間を与える。４は位
相比較回路であり、遅延回路９からの遅延された低速ク
ロックと８分周回路３からの多重タイミング制御信号の
位相を比較し、位相差に応じた電圧を出力する。５はフ
ィルタ回路であり、位相比較回路４からの信号の高周波
成分を取り除く。６は電圧制御発振器であり、入力電圧
により出力信号の周波数を変化させる。
入力ラッチ回路１、８分周回路３、パラレル／シリアル
変換回路２は従来例と同様の動作をするので、これらの
説明を省略する。９は遅延回路であり入力端子110から
の低速クロックに一定時間の遅延時間を与える。４は位
相比較回路であり、遅延回路９からの遅延された低速ク
ロックと８分周回路３からの多重タイミング制御信号の
位相を比較し、位相差に応じた電圧を出力する。５はフ
ィルタ回路であり、位相比較回路４からの信号の高周波
成分を取り除く。６は電圧制御発振器であり、入力電圧
により出力信号の周波数を変化させる。
【００１１】次に上記実施例の動作について説明する
と、位相比較回路４とフィルタ回路５と電圧制御発振器
６と８分周回路３によりＰＬＬ(Phase Lock Loop)を形
成している。このＰＬＬは、入力端子110からの低速ク
ロックと８分周回路３からの多重タイミング制御信号の
位相差がなくなるように電圧制御発振器６を制御する。
よって、電圧制御発振器６の出力する2.4ＧＨzの伝送ク
ロックは、入力端子110からの300ＭＨzの低速クロック
に位相同期したものとなる。
と、位相比較回路４とフィルタ回路５と電圧制御発振器
６と８分周回路３によりＰＬＬ(Phase Lock Loop)を形
成している。このＰＬＬは、入力端子110からの低速ク
ロックと８分周回路３からの多重タイミング制御信号の
位相差がなくなるように電圧制御発振器６を制御する。
よって、電圧制御発振器６の出力する2.4ＧＨzの伝送ク
ロックは、入力端子110からの300ＭＨzの低速クロック
に位相同期したものとなる。
【００１２】一方、入力端子101〜108からの８ビット並
列300Ｍbpsのディジタル信号は、入力ラッチ回路１で出
力タイミングを揃えられる。パラレル／シリアル変換回
路２は、入力端子110からの低速クロックに同期した８
分周回路３からの多重タイミング制御信号により、入力
並列ディジタル信号を2.4Ｇbpsの多重信号として出力端
子130へ出力する。
列300Ｍbpsのディジタル信号は、入力ラッチ回路１で出
力タイミングを揃えられる。パラレル／シリアル変換回
路２は、入力端子110からの低速クロックに同期した８
分周回路３からの多重タイミング制御信号により、入力
並列ディジタル信号を2.4Ｇbpsの多重信号として出力端
子130へ出力する。
【００１３】このように上記実施例によれば、パラレル
／シリアル変換回路２を、入力する低速クロックに位相
同期したタイミング信号で制御し、低速並列ディジタル
信号を多重する事ができる。また、パラレル／シリアル
変換回路２に入力する低速並列ディジタル信号と、８分
周回路３からの多重タイミング制御信号のタイミング調
整を、１つの遅延回路９で行える。
／シリアル変換回路２を、入力する低速クロックに位相
同期したタイミング信号で制御し、低速並列ディジタル
信号を多重する事ができる。また、パラレル／シリアル
変換回路２に入力する低速並列ディジタル信号と、８分
周回路３からの多重タイミング制御信号のタイミング調
整を、１つの遅延回路９で行える。
【００１４】
【発明の効果】以上説明したように本発明の多重装置
は、パラレル／シリアル変換回路２を、入力する低速ク
ロックに位相同期した信号で制御し、入力された低速並
列ディジタル信号を多重する。これにより、温度・電圧
変動・部品のばらつき等による低速クロックの入力タイ
ミングの変化があった場合でも、タイミング調整の必要
がないという効果を有する。
は、パラレル／シリアル変換回路２を、入力する低速ク
ロックに位相同期した信号で制御し、入力された低速並
列ディジタル信号を多重する。これにより、温度・電圧
変動・部品のばらつき等による低速クロックの入力タイ
ミングの変化があった場合でも、タイミング調整の必要
がないという効果を有する。
【図１】本発明の一実施例における多重装置の構成を示
すブロック図である。
すブロック図である。
【図２】従来の多重装置の構成を示すブロック図であ
る。
る。
101〜108…低速並列ディジタル信号の入力端子、 110
…低速クロックの入力端子、 130…多重信号の出力端
子、 １…入力ラッチ回路、 ２…パラレル／シリアル
変換回路、 ３…８分周回路、 ４…位相比較回路、
５…フィルタ回路、 ６…電圧制御発振器、 ９…遅延
回路。
…低速クロックの入力端子、 130…多重信号の出力端
子、 １…入力ラッチ回路、 ２…パラレル／シリアル
変換回路、 ３…８分周回路、 ４…位相比較回路、
５…フィルタ回路、 ６…電圧制御発振器、 ９…遅延
回路。
Claims (1)
- 【請求項１】 伝送路速度の１／ｍの速度のｍビット並
列ディジタル信号を多重する多重装置において、 ｍビットの低速並列ディジタル信号を低速クロックでラ
ッチする入力ラッチ回路と、該入力ラッチ回路からのｍ
ビットディジタル信号を伝送クロックによりビット多重
するパラレル／シリアル変換回路と、前記伝送クロック
をｍ分周するｍ分周回路と、該ｍ分周回路の出力と前記
低速クロックの位相差を検出し位相差に応じた電圧を出
力する位相比較回路と、該位相比較回路の出力の高周波
成分を取り除くフィルタ回路と、該フィルタ回路の出力
により伝送クロックを発生する電圧制御発振器を有し、 低速クロックに位相同期した伝送クロックを発生するこ
とにより、パラレル／シリアル変換回路を位相同期した
伝送クロックで動作させるようにしたことを特徴とする
多重装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9624092A JPH05292054A (ja) | 1992-04-16 | 1992-04-16 | 多重装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9624092A JPH05292054A (ja) | 1992-04-16 | 1992-04-16 | 多重装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05292054A true JPH05292054A (ja) | 1993-11-05 |
Family
ID=14159711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9624092A Pending JPH05292054A (ja) | 1992-04-16 | 1992-04-16 | 多重装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05292054A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08251128A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 多重化方式 |
-
1992
- 1992-04-16 JP JP9624092A patent/JPH05292054A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08251128A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 多重化方式 |
| JP2870576B2 (ja) * | 1995-03-10 | 1999-03-17 | 日本電気株式会社 | 多重化方式 |
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