JPH05292054A - 多重装置 - Google Patents
多重装置Info
- Publication number
- JPH05292054A JPH05292054A JP9624092A JP9624092A JPH05292054A JP H05292054 A JPH05292054 A JP H05292054A JP 9624092 A JP9624092 A JP 9624092A JP 9624092 A JP9624092 A JP 9624092A JP H05292054 A JPH05292054 A JP H05292054A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- low
- input
- parallel
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 複数の並列ディジタル信号を多重する多重回
路において、低速クロックの入力タイミングの変化があ
った場合でも、位相のタイミング調整をする必要のない
ものを提供する。 【構成】 入力端子101〜108から8ビット低速並列ディ
ジタル信号を入力し、入力端子110から低速クロックを
入力し、入力ラッチ回路1で出力位相を揃える。また、
位相比較回路4,フィルタ回路5,電圧制御発振器6,
8分周回路3によりPLL(Phase Lock Loop)を形成す
る。このPLLは、入力端子110からの低速クロックと
8分周回路3からの多重タイミング制御信号の位相差を
なくすように電圧制御発振器6の出力を制御する。これ
により、パラレル/シリアル変換回路2は、入力端子11
0からの低速クロックに同期した8分周回路3からのタ
イミング制御信号により、入力並列ディジタル信号をシ
リアルの多重信号として出力端子130から出力する。
路において、低速クロックの入力タイミングの変化があ
った場合でも、位相のタイミング調整をする必要のない
ものを提供する。 【構成】 入力端子101〜108から8ビット低速並列ディ
ジタル信号を入力し、入力端子110から低速クロックを
入力し、入力ラッチ回路1で出力位相を揃える。また、
位相比較回路4,フィルタ回路5,電圧制御発振器6,
8分周回路3によりPLL(Phase Lock Loop)を形成す
る。このPLLは、入力端子110からの低速クロックと
8分周回路3からの多重タイミング制御信号の位相差を
なくすように電圧制御発振器6の出力を制御する。これ
により、パラレル/シリアル変換回路2は、入力端子11
0からの低速クロックに同期した8分周回路3からのタ
イミング制御信号により、入力並列ディジタル信号をシ
リアルの多重信号として出力端子130から出力する。
Description
【0001】
【産業上の利用分野】本発明は、並列ディジタル信号を
多重伝送する多重装置に関する。
多重伝送する多重装置に関する。
【0002】
【従来の技術】図2は、従来の多重装置の構成を示すブ
ロック図であり、一例として、300Mbpsの8ビット並列
信号を、パラレル/シリアル変換後に2.4Gbpsに多重す
る場合について説明する。
ロック図であり、一例として、300Mbpsの8ビット並列
信号を、パラレル/シリアル変換後に2.4Gbpsに多重す
る場合について説明する。
【0003】図2において、101〜108は低速並列ディジ
タル信号の入力端子、110は低速クロックの入力端子、
1は入力ラッチ回路であり、300Mbpsの8ビットディジ
タル信号をラッチし出力位相を揃え出力する。7は遅延
回路であり、前記低速並列ディジタル信号を一定時間遅
延させ出力する。8は伝送クロック発生回路であり、2.
4GHzの伝送クロックを生成する。3は8分周回路であ
り、前記伝送クロック発生回路8からの伝送クロックに
基づいて8分周した多重タイミング制御信号を生成し、
パラレル/シリアル変換回路2の多重制御を行う。前記
パラレル/シリアル変換回路2は前記多重タイミング制
御信号により、8ビットのディジタル信号を2.4Gbpsの
シリアル信号に多重し出力端子130より出力する。
タル信号の入力端子、110は低速クロックの入力端子、
1は入力ラッチ回路であり、300Mbpsの8ビットディジ
タル信号をラッチし出力位相を揃え出力する。7は遅延
回路であり、前記低速並列ディジタル信号を一定時間遅
延させ出力する。8は伝送クロック発生回路であり、2.
4GHzの伝送クロックを生成する。3は8分周回路であ
り、前記伝送クロック発生回路8からの伝送クロックに
基づいて8分周した多重タイミング制御信号を生成し、
パラレル/シリアル変換回路2の多重制御を行う。前記
パラレル/シリアル変換回路2は前記多重タイミング制
御信号により、8ビットのディジタル信号を2.4Gbpsの
シリアル信号に多重し出力端子130より出力する。
【0004】次に上記従来例の動作を説明すると、300
Mbpsの8ビットディジタル信号を多重する際、8分周
回路3からの多重タイミング制御信号と入力ラッチ回路
1からの低速並列ディジタル信号のタイミングを遅延回
路7で調整してパラレル/シリアル変換回路2で多重し
ていた。
Mbpsの8ビットディジタル信号を多重する際、8分周
回路3からの多重タイミング制御信号と入力ラッチ回路
1からの低速並列ディジタル信号のタイミングを遅延回
路7で調整してパラレル/シリアル変換回路2で多重し
ていた。
【0005】
【発明が解決しようとする課題】しかしながら、上記従
来の多重装置では、温度・電圧変換・部品のばらつき等
による低速クロックの入力タイミングの変化により、パ
ラレル/シリアル変換回路に入力するタイミングがず
れ、多重後の信号が誤るという問題があった。
来の多重装置では、温度・電圧変換・部品のばらつき等
による低速クロックの入力タイミングの変化により、パ
ラレル/シリアル変換回路に入力するタイミングがず
れ、多重後の信号が誤るという問題があった。
【0006】本発明は、このような従来の問題を解決す
るものであり、低速クロックの入力タイミングの変化が
あった場合でも、位相のタイミング調整をする必要のな
い多重装置を提供することを目的とするものである。
るものであり、低速クロックの入力タイミングの変化が
あった場合でも、位相のタイミング調整をする必要のな
い多重装置を提供することを目的とするものである。
【0007】
【課題を解決するための手段】本発明は上記目的を達成
するために、低速クロックに位相同期した伝送クロック
と多重タイミング制御信号を発生させ、その多重タイミ
ング制御信号によりパラレル/シリアル変換回路を動作
させるようにする。
するために、低速クロックに位相同期した伝送クロック
と多重タイミング制御信号を発生させ、その多重タイミ
ング制御信号によりパラレル/シリアル変換回路を動作
させるようにする。
【0008】
【作用】本発明によれば、低速クロックの入力タイミン
グの変化に応じて伝送クロックや多重タイミング制御信
号の位相を変化させることにより、パラレル/シリアル
変換回路に入力する並列信号の入力タイミングを常に同
じ条件とする事ができる。
グの変化に応じて伝送クロックや多重タイミング制御信
号の位相を変化させることにより、パラレル/シリアル
変換回路に入力する並列信号の入力タイミングを常に同
じ条件とする事ができる。
【0009】
【実施例】図1は、本発明の一実施例の構成を示すブロ
ック図であり、従来例と同様に、300Mbpsの8ビット並
列信号を、パラレル/シリアル変換後に2.4Gbpsに多重
する場合について説明する。
ック図であり、従来例と同様に、300Mbpsの8ビット並
列信号を、パラレル/シリアル変換後に2.4Gbpsに多重
する場合について説明する。
【0010】図1において、入力端子101〜108,110、
入力ラッチ回路1、8分周回路3、パラレル/シリアル
変換回路2は従来例と同様の動作をするので、これらの
説明を省略する。9は遅延回路であり入力端子110から
の低速クロックに一定時間の遅延時間を与える。4は位
相比較回路であり、遅延回路9からの遅延された低速ク
ロックと8分周回路3からの多重タイミング制御信号の
位相を比較し、位相差に応じた電圧を出力する。5はフ
ィルタ回路であり、位相比較回路4からの信号の高周波
成分を取り除く。6は電圧制御発振器であり、入力電圧
により出力信号の周波数を変化させる。
入力ラッチ回路1、8分周回路3、パラレル/シリアル
変換回路2は従来例と同様の動作をするので、これらの
説明を省略する。9は遅延回路であり入力端子110から
の低速クロックに一定時間の遅延時間を与える。4は位
相比較回路であり、遅延回路9からの遅延された低速ク
ロックと8分周回路3からの多重タイミング制御信号の
位相を比較し、位相差に応じた電圧を出力する。5はフ
ィルタ回路であり、位相比較回路4からの信号の高周波
成分を取り除く。6は電圧制御発振器であり、入力電圧
により出力信号の周波数を変化させる。
【0011】次に上記実施例の動作について説明する
と、位相比較回路4とフィルタ回路5と電圧制御発振器
6と8分周回路3によりPLL(Phase Lock Loop)を形
成している。このPLLは、入力端子110からの低速ク
ロックと8分周回路3からの多重タイミング制御信号の
位相差がなくなるように電圧制御発振器6を制御する。
よって、電圧制御発振器6の出力する2.4GHzの伝送ク
ロックは、入力端子110からの300MHzの低速クロック
に位相同期したものとなる。
と、位相比較回路4とフィルタ回路5と電圧制御発振器
6と8分周回路3によりPLL(Phase Lock Loop)を形
成している。このPLLは、入力端子110からの低速ク
ロックと8分周回路3からの多重タイミング制御信号の
位相差がなくなるように電圧制御発振器6を制御する。
よって、電圧制御発振器6の出力する2.4GHzの伝送ク
ロックは、入力端子110からの300MHzの低速クロック
に位相同期したものとなる。
【0012】一方、入力端子101〜108からの8ビット並
列300Mbpsのディジタル信号は、入力ラッチ回路1で出
力タイミングを揃えられる。パラレル/シリアル変換回
路2は、入力端子110からの低速クロックに同期した8
分周回路3からの多重タイミング制御信号により、入力
並列ディジタル信号を2.4Gbpsの多重信号として出力端
子130へ出力する。
列300Mbpsのディジタル信号は、入力ラッチ回路1で出
力タイミングを揃えられる。パラレル/シリアル変換回
路2は、入力端子110からの低速クロックに同期した8
分周回路3からの多重タイミング制御信号により、入力
並列ディジタル信号を2.4Gbpsの多重信号として出力端
子130へ出力する。
【0013】このように上記実施例によれば、パラレル
/シリアル変換回路2を、入力する低速クロックに位相
同期したタイミング信号で制御し、低速並列ディジタル
信号を多重する事ができる。また、パラレル/シリアル
変換回路2に入力する低速並列ディジタル信号と、8分
周回路3からの多重タイミング制御信号のタイミング調
整を、1つの遅延回路9で行える。
/シリアル変換回路2を、入力する低速クロックに位相
同期したタイミング信号で制御し、低速並列ディジタル
信号を多重する事ができる。また、パラレル/シリアル
変換回路2に入力する低速並列ディジタル信号と、8分
周回路3からの多重タイミング制御信号のタイミング調
整を、1つの遅延回路9で行える。
【0014】
【発明の効果】以上説明したように本発明の多重装置
は、パラレル/シリアル変換回路2を、入力する低速ク
ロックに位相同期した信号で制御し、入力された低速並
列ディジタル信号を多重する。これにより、温度・電圧
変動・部品のばらつき等による低速クロックの入力タイ
ミングの変化があった場合でも、タイミング調整の必要
がないという効果を有する。
は、パラレル/シリアル変換回路2を、入力する低速ク
ロックに位相同期した信号で制御し、入力された低速並
列ディジタル信号を多重する。これにより、温度・電圧
変動・部品のばらつき等による低速クロックの入力タイ
ミングの変化があった場合でも、タイミング調整の必要
がないという効果を有する。
【図1】本発明の一実施例における多重装置の構成を示
すブロック図である。
すブロック図である。
【図2】従来の多重装置の構成を示すブロック図であ
る。
る。
101〜108…低速並列ディジタル信号の入力端子、 110
…低速クロックの入力端子、 130…多重信号の出力端
子、 1…入力ラッチ回路、 2…パラレル/シリアル
変換回路、 3…8分周回路、 4…位相比較回路、
5…フィルタ回路、 6…電圧制御発振器、 9…遅延
回路。
…低速クロックの入力端子、 130…多重信号の出力端
子、 1…入力ラッチ回路、 2…パラレル/シリアル
変換回路、 3…8分周回路、 4…位相比較回路、
5…フィルタ回路、 6…電圧制御発振器、 9…遅延
回路。
Claims (1)
- 【請求項1】 伝送路速度の1/mの速度のmビット並
列ディジタル信号を多重する多重装置において、 mビットの低速並列ディジタル信号を低速クロックでラ
ッチする入力ラッチ回路と、該入力ラッチ回路からのm
ビットディジタル信号を伝送クロックによりビット多重
するパラレル/シリアル変換回路と、前記伝送クロック
をm分周するm分周回路と、該m分周回路の出力と前記
低速クロックの位相差を検出し位相差に応じた電圧を出
力する位相比較回路と、該位相比較回路の出力の高周波
成分を取り除くフィルタ回路と、該フィルタ回路の出力
により伝送クロックを発生する電圧制御発振器を有し、 低速クロックに位相同期した伝送クロックを発生するこ
とにより、パラレル/シリアル変換回路を位相同期した
伝送クロックで動作させるようにしたことを特徴とする
多重装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9624092A JPH05292054A (ja) | 1992-04-16 | 1992-04-16 | 多重装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9624092A JPH05292054A (ja) | 1992-04-16 | 1992-04-16 | 多重装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05292054A true JPH05292054A (ja) | 1993-11-05 |
Family
ID=14159711
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9624092A Pending JPH05292054A (ja) | 1992-04-16 | 1992-04-16 | 多重装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05292054A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08251128A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 多重化方式 |
-
1992
- 1992-04-16 JP JP9624092A patent/JPH05292054A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08251128A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 多重化方式 |
JP2870576B2 (ja) * | 1995-03-10 | 1999-03-17 | 日本電気株式会社 | 多重化方式 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5648964A (en) | Master-slave multiplex communication system and PLL circuit applied to the system | |
US5838178A (en) | Phase-locked loop and resulting frequency multiplier | |
US7542533B2 (en) | Apparatus and method for calibrating the frequency of a clock and data recovery circuit | |
US6150855A (en) | Phase-locked loop and resulting frequency multiplier | |
JPS622742B2 (ja) | ||
US6249160B1 (en) | Clock reproduction and identification apparatus | |
US6549598B1 (en) | Clock signal extraction circuit | |
JPWO2009069244A1 (ja) | 送信方法および送信装置 | |
JPH05292054A (ja) | 多重装置 | |
US6359948B1 (en) | Phase-locked loop circuit with reduced jitter | |
KR0177237B1 (ko) | 디지탈 비디오카세트레코더에 있어서 락드모드용 오디오계의 클럭생성기 | |
JPS6059822A (ja) | 周波数変換回路 | |
JPH06276089A (ja) | Pll回路 | |
JP3269079B2 (ja) | クロック分配回路 | |
JP2655634B2 (ja) | ディジタルpll回路 | |
KR19990069051A (ko) | 전하펌프 위상동기루프 | |
JP2970296B2 (ja) | データ多重化回路 | |
JPH09261787A (ja) | Pll回路におけるクロック同期回路 | |
KR100189773B1 (ko) | 디지털 위상 동기 회로 | |
KR960000053Y1 (ko) | 대역가변 dpll회로 | |
JPH0741228Y2 (ja) | デジタル信号多重化装置 | |
JPH03119881A (ja) | クロック発生回路 | |
JPH04360333A (ja) | デジタル信号多重化装置 | |
JPH05292073A (ja) | ラッチ装置 | |
JPH1056362A (ja) | ディジタル信号処理集積回路 |