JPH08251128A - 多重化方式 - Google Patents
多重化方式Info
- Publication number
- JPH08251128A JPH08251128A JP5137095A JP5137095A JPH08251128A JP H08251128 A JPH08251128 A JP H08251128A JP 5137095 A JP5137095 A JP 5137095A JP 5137095 A JP5137095 A JP 5137095A JP H08251128 A JPH08251128 A JP H08251128A
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- JP
- Japan
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- circuit
- input data
- multiplexing
- output
- frame
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 １つの伝送路の入力データに障害があって
も、他の伝送路の入力データを多重化して出力できる多
重化方式を提供することである。 【構成】 メモリ回路２が、入力端子１毎に入力データ
を受けて記憶し、カウンタ回路６からの同期信号によ
り、記憶したデータを所定のフレームに構成して多重化
回路８に送出している。選択回路２は、全入力端子１か
ら入力データを受けて正常な任意の１つを選択し、この
選択された１つのデータからタイミング抽出回路３によ
り抽出されたクロックを、発振器４とループ回路を形成
するＰＬＬ回路５で動作クロックと位相比較を行って位
相同期が制御された動作クロックを発生し、この制御さ
れた動作クロックを受けてカウンタ回路６が、伝送フレ
ームのオーバヘッドを挿入するタイミングを指示する同
期信号をメモリ回路７および多重化回路８に出力して、
多重化出力を制御している。
も、他の伝送路の入力データを多重化して出力できる多
重化方式を提供することである。 【構成】 メモリ回路２が、入力端子１毎に入力データ
を受けて記憶し、カウンタ回路６からの同期信号によ
り、記憶したデータを所定のフレームに構成して多重化
回路８に送出している。選択回路２は、全入力端子１か
ら入力データを受けて正常な任意の１つを選択し、この
選択された１つのデータからタイミング抽出回路３によ
り抽出されたクロックを、発振器４とループ回路を形成
するＰＬＬ回路５で動作クロックと位相比較を行って位
相同期が制御された動作クロックを発生し、この制御さ
れた動作クロックを受けてカウンタ回路６が、伝送フレ
ームのオーバヘッドを挿入するタイミングを指示する同
期信号をメモリ回路７および多重化回路８に出力して、
多重化出力を制御している。
Description
【０００１】
【産業上の利用分野】本発明は、独自のディジタル伝送
フレームを形成する入力データを複数の伝送路から受
け、多重化して１つの伝送路に出力する多重化方式に関
し、特に、１つの伝送路または伝送フレームの障害に対
しても方式のシステムダウンが回避できる多重化方式に
関する。
フレームを形成する入力データを複数の伝送路から受
け、多重化して１つの伝送路に出力する多重化方式に関
し、特に、１つの伝送路または伝送フレームの障害に対
しても方式のシステムダウンが回避できる多重化方式に
関する。
【０００２】
【従来の技術】従来、この種の多重化方式では、ディジ
タル同期網内のクロック発生装置から同期クロックを入
力することなく、ディジタル伝送路に転送されるディジ
タル伝送フレームからフレーム同期情報を得て、ディジ
タル同期網に従属した動作を行っている。
タル同期網内のクロック発生装置から同期クロックを入
力することなく、ディジタル伝送路に転送されるディジ
タル伝送フレームからフレーム同期情報を得て、ディジ
タル同期網に従属した動作を行っている。
【０００３】この場合、各伝送路毎にフレーム同期情報
を得るフレーム同期回路を設けることが回路を複雑に
し、かつ、不経済であることから、この問題点を解決す
る技術が、例えば、特開昭６３−８６６３０号公報に記
載されている。
を得るフレーム同期回路を設けることが回路を複雑に
し、かつ、不経済であることから、この問題点を解決す
る技術が、例えば、特開昭６３−８６６３０号公報に記
載されている。
【０００４】この例では、複数の伝送路の内の１つの伝
送路に対してフレーム同期情報が付与されると共に、他
の伝送路それぞれにフレーム同期情報と同一の周期で予
め定められた並列同期情報が付与され、受信側では、１
つのフレーム同期情報の位置を基準として全ての伝送路
のフレーム同期が確実にされ、かつ、上記問題点が解決
されている。
送路に対してフレーム同期情報が付与されると共に、他
の伝送路それぞれにフレーム同期情報と同一の周期で予
め定められた並列同期情報が付与され、受信側では、１
つのフレーム同期情報の位置を基準として全ての伝送路
のフレーム同期が確実にされ、かつ、上記問題点が解決
されている。
【０００５】
【発明が解決しようとする課題】上述した従来の多重化
方式では、複数の伝送路の１つの伝送路から入力するフ
レームからフレーム同期情報を得ているので、この１つ
の伝送路に障害が発生し、または、何等かの原因でこの
伝送路からフレーム同期情報が得られなかった場合、他
の伝送路のデータが正常であってもデータの伝送ができ
ないという問題点がある。
方式では、複数の伝送路の１つの伝送路から入力するフ
レームからフレーム同期情報を得ているので、この１つ
の伝送路に障害が発生し、または、何等かの原因でこの
伝送路からフレーム同期情報が得られなかった場合、他
の伝送路のデータが正常であってもデータの伝送ができ
ないという問題点がある。
【０００６】本発明の課題は、１つの伝送路の入力デー
タに障害があっても、他の伝送路の入力データを多重化
して出力できる多重化方式を提供することである。
タに障害があっても、他の伝送路の入力データを多重化
して出力できる多重化方式を提供することである。
【０００７】
【課題を解決するための手段】本発明による多重化方式
は、独自のディジタル伝送フレームを形成する入力デー
タを複数の伝送路から受け、多重化して１つの伝送路に
出力する多重化方式において、前記複数の伝送路それぞ
れの入力データから任意の１つの入力データを選択し、
選択された該入力データからクロック信号を抽出して前
記複数の伝送路における入力データのフレームを同期さ
せる手段を備えている。
は、独自のディジタル伝送フレームを形成する入力デー
タを複数の伝送路から受け、多重化して１つの伝送路に
出力する多重化方式において、前記複数の伝送路それぞ
れの入力データから任意の１つの入力データを選択し、
選択された該入力データからクロック信号を抽出して前
記複数の伝送路における入力データのフレームを同期さ
せる手段を備えている。
【０００８】また、本発明による具体的な構成は、独自
のディジタル伝送フレームを形成する入力データを複数
の入力端子から受け、多重化して１つの出力端子に出力
する多重化方式において、前記複数の入力端子毎に前記
入力データを受けて記憶し、所定の同期信号を受けた
際、記憶した該入力データを所定のフレームに形成して
前記多重化回路に送出する複数のメモリ回路と、前記複
数の全入力端子から入力データを受けて正常な１つを選
択し出力する選択回路と、該選択回路により選択された
入力データからクロックを抽出して出力するタイミング
抽出回路と、所定の動作クロックと前記タイミング抽出
回路の出力とを入力して位相比較を行い、位相同期制御
信号を発生するＰＬＬ（位相同期ループ）回路と、前記
動作クロックを発生して該ＰＬＬ回路に出力し、該ＰＬ
Ｌ回路から受けた前記位相同期制御信号により出力する
動作クロックの周波数を制御する発振器と、該発振器に
より出力される動作クロックを受けて前記ディジタル伝
送フレームのオーバヘッドを挿入するタイミングを前記
メモリ回路および前記多重化回路に指示する同期信号を
出力するカウンタ回路とを備えている。
のディジタル伝送フレームを形成する入力データを複数
の入力端子から受け、多重化して１つの出力端子に出力
する多重化方式において、前記複数の入力端子毎に前記
入力データを受けて記憶し、所定の同期信号を受けた
際、記憶した該入力データを所定のフレームに形成して
前記多重化回路に送出する複数のメモリ回路と、前記複
数の全入力端子から入力データを受けて正常な１つを選
択し出力する選択回路と、該選択回路により選択された
入力データからクロックを抽出して出力するタイミング
抽出回路と、所定の動作クロックと前記タイミング抽出
回路の出力とを入力して位相比較を行い、位相同期制御
信号を発生するＰＬＬ（位相同期ループ）回路と、前記
動作クロックを発生して該ＰＬＬ回路に出力し、該ＰＬ
Ｌ回路から受けた前記位相同期制御信号により出力する
動作クロックの周波数を制御する発振器と、該発振器に
より出力される動作クロックを受けて前記ディジタル伝
送フレームのオーバヘッドを挿入するタイミングを前記
メモリ回路および前記多重化回路に指示する同期信号を
出力するカウンタ回路とを備えている。
【０００９】
【作用】上記手段による多重化方式は、複数の伝送路の
全てからデータを入力し、この入力されたデータから任
意の正常な入力データを選択し、この選択された入力デ
ータから同期情報をタイミング抽出回路により取り出し
ているので、１つの伝送路に障害があっても、残りの伝
送路の入力データに対する同期信号を生成して多重化
し、正常に出力できる。
全てからデータを入力し、この入力されたデータから任
意の正常な入力データを選択し、この選択された入力デ
ータから同期情報をタイミング抽出回路により取り出し
ているので、１つの伝送路に障害があっても、残りの伝
送路の入力データに対する同期信号を生成して多重化
し、正常に出力できる。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示す機能ブロッ
ク図である。図１に示された多重化方式では、それぞれ
に伝送路が接続される複数の入力端子１それぞれが、メ
モリ回路７を介して多重化回路８に接続されている。多
重化回路８は、複数のメモリ回路７からの入力を、所定
のタイミングによる同期信号で多重化されたフレームに
形成し、１つの出力端子９を介して伝送路に出力してい
る。また、この同期信号の生成には、選択回路２、タイ
ミング抽出回路３、発振器４、ＰＬＬ回路５、および、
カウンタ回路６が設けられている。
ク図である。図１に示された多重化方式では、それぞれ
に伝送路が接続される複数の入力端子１それぞれが、メ
モリ回路７を介して多重化回路８に接続されている。多
重化回路８は、複数のメモリ回路７からの入力を、所定
のタイミングによる同期信号で多重化されたフレームに
形成し、１つの出力端子９を介して伝送路に出力してい
る。また、この同期信号の生成には、選択回路２、タイ
ミング抽出回路３、発振器４、ＰＬＬ回路５、および、
カウンタ回路６が設けられている。
【００１２】選択回路２は、複数の入力端子１それぞれ
に対応するメモリ回路７に入力端子１から入力するデー
タの全てを入力し、正常な伝送フレームを有する入力デ
ータの１つを任意に選択してタイミング抽出回路３に出
力する。タイミング抽出回路３は、選択回路２から正常
な入力データを受け、この入力データから所定のディジ
タル同期網に従属するクロックを抽出し、ＰＬＬ回路５
と複数のメモリ回路７とに出力している。
に対応するメモリ回路７に入力端子１から入力するデー
タの全てを入力し、正常な伝送フレームを有する入力デ
ータの１つを任意に選択してタイミング抽出回路３に出
力する。タイミング抽出回路３は、選択回路２から正常
な入力データを受け、この入力データから所定のディジ
タル同期網に従属するクロックを抽出し、ＰＬＬ回路５
と複数のメモリ回路７とに出力している。
【００１３】発振器４は、伝送路上のビットレートに相
当する動作クロックを発生し、ＰＬＬ回路５とにより位
相同期ループを形成している。ＰＬＬ回路５は、タイミ
ング抽出回路３から出力されたクロックと、発振器４か
ら出力された動作クロックとを入力して位相を比較し、
発振器４に位相同期制御信号を出力している。この結
果、発振器４は、出力する動作クロックの周波数を、受
けた位相同期制御信号により制御している。この動作ク
ロックは、カウンタ回路６および多重化回路８に供給さ
れている。
当する動作クロックを発生し、ＰＬＬ回路５とにより位
相同期ループを形成している。ＰＬＬ回路５は、タイミ
ング抽出回路３から出力されたクロックと、発振器４か
ら出力された動作クロックとを入力して位相を比較し、
発振器４に位相同期制御信号を出力している。この結
果、発振器４は、出力する動作クロックの周波数を、受
けた位相同期制御信号により制御している。この動作ク
ロックは、カウンタ回路６および多重化回路８に供給さ
れている。
【００１４】カウンタ回路６は、発振器４により出力さ
れる動作クロックを受け、予め決められた伝送フレーム
のオーバヘッドを挿入するタイミングを決定する同期信
号を生成して各メモリ回路７および多重化回路８に出力
している。
れる動作クロックを受け、予め決められた伝送フレーム
のオーバヘッドを挿入するタイミングを決定する同期信
号を生成して各メモリ回路７および多重化回路８に出力
している。
【００１５】メモリ回路７は、カウンタ回路６から受け
た同期信号により複数の入力端子１から入力するデータ
（ディジタル）の入力位相差を吸収して動作クロックに
乗せ換えを行ったのち、この位相差を吸収された入力デ
ータに、伝送フレームのオーバヘッドを挿入する領域を
追加して多重化回路８にデータ出力している。多重化回
路８は、複数のメモリ回路７から受ける入力データを多
重化し、１つの出力端子９を介して伝送路に出力してい
る。
た同期信号により複数の入力端子１から入力するデータ
（ディジタル）の入力位相差を吸収して動作クロックに
乗せ換えを行ったのち、この位相差を吸収された入力デ
ータに、伝送フレームのオーバヘッドを挿入する領域を
追加して多重化回路８にデータ出力している。多重化回
路８は、複数のメモリ回路７から受ける入力データを多
重化し、１つの出力端子９を介して伝送路に出力してい
る。
【００１６】上記説明では、選択回路が正常な伝送フレ
ームを選択するとしたが、選択回路は、内部で正常性を
判断する以外、単に任意な１つを選択したのち、タイミ
ング抽出回路から抽出不可能通知のフィードバックを受
けて、別の入力データを選択する手段によってもよい。
このように、上記説明では、機能ブロックを図示した
が、ブロックにおける機能配備の分離・併合は、上記機
能を満たす限り自由であり、上記説明が本発明を限定す
るものではない。
ームを選択するとしたが、選択回路は、内部で正常性を
判断する以外、単に任意な１つを選択したのち、タイミ
ング抽出回路から抽出不可能通知のフィードバックを受
けて、別の入力データを選択する手段によってもよい。
このように、上記説明では、機能ブロックを図示した
が、ブロックにおける機能配備の分離・併合は、上記機
能を満たす限り自由であり、上記説明が本発明を限定す
るものではない。
【００１７】
【発明の効果】以上説明したように本発明によれば、選
択回路が複数の伝送路それぞれの入力データから正常な
任意の１つの入力データを選択し、この選択された入力
データから位相同期ループを形成する発振器およびＰＬ
Ｌ回路により生成されたクロック信号からカウンタ回路
が同期信号を生成して複数の伝送路における入力データ
のフレームを同期させ、多重化回路から出力させてい
る。
択回路が複数の伝送路それぞれの入力データから正常な
任意の１つの入力データを選択し、この選択された入力
データから位相同期ループを形成する発振器およびＰＬ
Ｌ回路により生成されたクロック信号からカウンタ回路
が同期信号を生成して複数の伝送路における入力データ
のフレームを同期させ、多重化回路から出力させてい
る。
【００１８】この構成によって、１つの伝送路の入力デ
ータに障害があっても、他の伝送路の入力データを多重
化して出力できる多重化方式を得ることができる。
ータに障害があっても、他の伝送路の入力データを多重
化して出力できる多重化方式を得ることができる。
【図１】本発明の一実施例を示す機能ブロック図であ
る。
る。
１ 入力端子 ２ 選択回路 ３ タイミング抽出回路 ４ 発振器 ５ ＰＬＬ（位相同期ループ）回路 ６ カウンタ回路 ７ メモリ回路 ８ 多重化回路 ９ 出力端子
Claims (2)
- 【請求項１】 独自のディジタル伝送フレームを形成す
る入力データを複数の伝送路から受け、多重化して１つ
の伝送路に出力する多重化方式において、前記複数の伝
送路それぞれの入力データから任意の１つの入力データ
を選択し、選択された該入力データからクロック信号を
抽出して前記複数の伝送路における入力データのフレー
ムを同期させる手段を備えることを特徴とする多重化方
式。 - 【請求項２】 独自のディジタル伝送フレームを形成す
る入力データを複数の入力端子から受け、多重化して１
つの出力端子に出力する多重化方式において、前記複数
の入力端子毎に前記入力データを受けて記憶し、所定の
同期信号を受けた際、記憶した該入力データを所定のフ
レームに形成して前記多重化回路に送出する複数のメモ
リ回路と、前記複数の全入力端子から入力データを受け
て正常な１つを選択し出力する選択回路と、該選択回路
により選択された入力データからクロックを抽出して出
力するタイミング抽出回路と、所定の動作クロックと前
記タイミング抽出回路の出力とを入力して位相比較を行
い、位相同期制御信号を発生するＰＬＬ（位相同期ルー
プ）回路と、前記動作クロックを発生して該ＰＬＬ回路
に出力し、該ＰＬＬ回路から受けた前記位相同期制御信
号により出力する動作クロックの周波数を制御する発振
器と、該発振器により出力される動作クロックを受けて
前記ディジタル伝送フレームのオーバヘッドを挿入する
タイミングを前記メモリ回路および前記多重化回路に指
示する同期信号を出力するカウンタ回路とを備えること
を特徴とする多重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7051370A JP2870576B2 (ja) | 1995-03-10 | 1995-03-10 | 多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7051370A JP2870576B2 (ja) | 1995-03-10 | 1995-03-10 | 多重化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251128A true JPH08251128A (ja) | 1996-09-27 |
| JP2870576B2 JP2870576B2 (ja) | 1999-03-17 |
Family
ID=12885063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7051370A Expired - Lifetime JP2870576B2 (ja) | 1995-03-10 | 1995-03-10 | 多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870576B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7672329B2 (en) | 2005-10-13 | 2010-03-02 | Fujitsu Limited | Method and apparatus for multiplexing and demultiplexing data, and computer product |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266737A (ja) * | 1985-09-18 | 1987-03-26 | Kenwood Corp | 時分割多重伝送方式 |
| JPS63248238A (ja) * | 1987-04-03 | 1988-10-14 | Nec Corp | 中間中継器 |
| JPH02164146A (ja) * | 1988-12-16 | 1990-06-25 | Fujitsu Ltd | クロック切り分け回路 |
| JPH05292054A (ja) * | 1992-04-16 | 1993-11-05 | Matsushita Electric Ind Co Ltd | 多重装置 |
-
1995
- 1995-03-10 JP JP7051370A patent/JP2870576B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266737A (ja) * | 1985-09-18 | 1987-03-26 | Kenwood Corp | 時分割多重伝送方式 |
| JPS63248238A (ja) * | 1987-04-03 | 1988-10-14 | Nec Corp | 中間中継器 |
| JPH02164146A (ja) * | 1988-12-16 | 1990-06-25 | Fujitsu Ltd | クロック切り分け回路 |
| JPH05292054A (ja) * | 1992-04-16 | 1993-11-05 | Matsushita Electric Ind Co Ltd | 多重装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7672329B2 (en) | 2005-10-13 | 2010-03-02 | Fujitsu Limited | Method and apparatus for multiplexing and demultiplexing data, and computer product |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2870576B2 (ja) | 1999-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981202 |