JP3277080B2 - マスター・スレーブ多重通信システム - Google Patents
マスター・スレーブ多重通信システムInfo
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Description
【０００１】
【産業上の利用分野】この発明は、マスター通信装置に
スレーブ通信装置を同期させ、両通信装置の出力をビッ
ト多重して他局へ高伝送レートで伝送するマスター・ス
レーブ多重通信システムに係り、特にマスター・スレー
ブ入替機能を有するものに関する。
スレーブ通信装置を同期させ、両通信装置の出力をビッ
ト多重して他局へ高伝送レートで伝送するマスター・ス
レーブ多重通信システムに係り、特にマスター・スレー
ブ入替機能を有するものに関する。
【０００２】
【従来の技術】従来より、２つの通信装置の出力をビッ
ト多重して、さらに高い伝送レートで通信することがあ
る。この場合、一方の通信装置をマスター状態、他方の
通信装置をスレーブ状態とし、マスター側のクロックに
スレーブ側のクロックを同期させるようにしており、し
かも必要に応じてマスター・スレーブを入れ替えられる
ようになっている。このような従来のマスター・スレー
ブ多重通信システムの構成を図３に示す。図３では破線
がデータ信号を、実線がクロック信号の入出力を示して
いる。
ト多重して、さらに高い伝送レートで通信することがあ
る。この場合、一方の通信装置をマスター状態、他方の
通信装置をスレーブ状態とし、マスター側のクロックに
スレーブ側のクロックを同期させるようにしており、し
かも必要に応じてマスター・スレーブを入れ替えられる
ようになっている。このような従来のマスター・スレー
ブ多重通信システムの構成を図３に示す。図３では破線
がデータ信号を、実線がクロック信号の入出力を示して
いる。
【０００３】図３において、第１、第２の通信装置１
１，１２より出力されたデータ信号は多重処理装置（Ｍ
ＵＸ）１３に入力され、ビット多重されて高い伝送レー
トで出力される。クロック信号に関しては、第１の通信
装置１１が第１の外部基準クロックＰＥ（Primary Exte
rnal Reference Clock：以下、ＰＥクロックと称する）
にロックするマスター状態となり、第２の通信装置１２
が第１の通信装置１１から供給されるＰクロックにロッ
クするスレーブ状態となって、同期状態を維持してい
る。
１，１２より出力されたデータ信号は多重処理装置（Ｍ
ＵＸ）１３に入力され、ビット多重されて高い伝送レー
トで出力される。クロック信号に関しては、第１の通信
装置１１が第１の外部基準クロックＰＥ（Primary Exte
rnal Reference Clock：以下、ＰＥクロックと称する）
にロックするマスター状態となり、第２の通信装置１２
が第１の通信装置１１から供給されるＰクロックにロッ
クするスレーブ状態となって、同期状態を維持してい
る。
【０００４】ここで、ＰＥクロックに障害が発生した場
合には、第２の通信装置１２が第２の外部基準クロック
ＳＥ（Secondary External Reference Clock：以下、Ｓ
Ｅクロックと称する）にロックするマスター状態とな
り、第１の通信装置１１が第２の通信装置１２から供給
されるＳクロックにロックするスレーブ状態となって、
同期状態を維持し続ける。
合には、第２の通信装置１２が第２の外部基準クロック
ＳＥ（Secondary External Reference Clock：以下、Ｓ
Ｅクロックと称する）にロックするマスター状態とな
り、第１の通信装置１１が第２の通信装置１２から供給
されるＳクロックにロックするスレーブ状態となって、
同期状態を維持し続ける。
【０００５】すなわち、上記多重通信システムは、第
１、第２の通信装置１１，１２間でマスター・スレーブ
の切替えを行うことにより、クロックの障害発生時でも
同期関係を保つことができるようになっている。
１、第２の通信装置１１，１２間でマスター・スレーブ
の切替えを行うことにより、クロックの障害発生時でも
同期関係を保つことができるようになっている。
【０００６】しかしながら、上記のような従来のマスタ
ー・スレーブ多重通信システムでは、マスター・スレー
ブの切替時にＭＵＸ１３の入力でクロックの急激な位相
変動が生じる。この急激な位相変動は、ＭＵＸ１３にお
いてＬＯＳ（Loss of Frame）、ＯＯＦ（Out of Fram
e）を引き起こすことになり、問題となる。その様子を
図４に示す。
ー・スレーブ多重通信システムでは、マスター・スレー
ブの切替時にＭＵＸ１３の入力でクロックの急激な位相
変動が生じる。この急激な位相変動は、ＭＵＸ１３にお
いてＬＯＳ（Loss of Frame）、ＯＯＦ（Out of Fram
e）を引き起こすことになり、問題となる。その様子を
図４に示す。
【０００７】図４（ａ）において、第１の通信装置１１
がマスター状態、第２の通信装置１２がスレーブ状態
で、位相差Ｔｓが４／Ｔの場合を示しており、図４
（ｂ）において、第１の通信装置１１がスレーブ状態、
第２の通信装置１２がマスター状態で、位相差Ｔｓ′が
４／Ｔの場合を示している。このとき、第１の通信装置
１１がマスターからスレーブに入れ替わる場合、第１の
通信装置１１は第２の通信装置１２に位相差Ｔｓ′だけ
遅れてロックするために、Ｔ／２の位相変動が生じるこ
とになる。
がマスター状態、第２の通信装置１２がスレーブ状態
で、位相差Ｔｓが４／Ｔの場合を示しており、図４
（ｂ）において、第１の通信装置１１がスレーブ状態、
第２の通信装置１２がマスター状態で、位相差Ｔｓ′が
４／Ｔの場合を示している。このとき、第１の通信装置
１１がマスターからスレーブに入れ替わる場合、第１の
通信装置１１は第２の通信装置１２に位相差Ｔｓ′だけ
遅れてロックするために、Ｔ／２の位相変動が生じるこ
とになる。
【０００８】
【発明が解決しようとする課題】以上述べたように、従
来のマスター・スレーブ多重通信システムでは、マスタ
ー・スレーブ切替時に多重処理入力でクロックの急激な
位相変動が生じ、多重処理部においてＬＯＳやＯＯＦの
弊害を引き起こすおそれがあるという問題があった。
来のマスター・スレーブ多重通信システムでは、マスタ
ー・スレーブ切替時に多重処理入力でクロックの急激な
位相変動が生じ、多重処理部においてＬＯＳやＯＯＦの
弊害を引き起こすおそれがあるという問題があった。
【０００９】そこで、この発明は上記の課題を解決すべ
くなされたもので、マスター・スレーブ切替時に多重処
理入力で発生するクロックの急激な位相変動を抑圧し、
多重処理部においてＬＯＳやＯＯＦの弊害を引き起こす
おそれを排除することのできるマスター・スレーブ多重
通信システムを提供することを目的とする。
くなされたもので、マスター・スレーブ切替時に多重処
理入力で発生するクロックの急激な位相変動を抑圧し、
多重処理部においてＬＯＳやＯＯＦの弊害を引き起こす
おそれを排除することのできるマスター・スレーブ多重
通信システムを提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係るマスター・スレーブ多重通信システム
は、（１）それぞれ、基準クロックと相手同期クロック
のいずれか一方のクロックを選択する選択回路と、その
選択クロックからデータ信号処理に必要な同期クロック
を生成するクロック生成回路とを備え、前記選択回路の
出力クロックを相手側に同期クロックとして供給し、基
準クロックの選択側をマスター、相手同期クロックの選
択側をスレーブとする互いに同一構成の第１、第２の通
信装置と、これらの通信装置で得られるデータ信号及び
その同期クロックを入力し、ビット多重して伝送出力す
る多重化装置とを具備し、前記第１、第２の通信装置そ
れぞれに、前記選択回路から相手側通信装置の選択回
路、クロック生成回路を介して多重化装置に至る経路中
に遅延回路を設け、前記第１の通信装置がマスターであ
るときの、第１の通信装置の選択回路からクロック生成
回路を介して多重化装置に至るクロックと前記選択回路
から第２の通信装置の選択回路、クロック生成回路を介
して多重化装置に至るクロックとの間の位相差と、前記
第２の通信装置がマスターであるときの、第２の通信装
置の選択回路からクロック生成回路を介して多重化装置
に至るクロックと前記選択回路から第１の通信装置の選
択回路、クロック生成回路を介して多重化装置に至るク
ロックとの間の位相差との和が、信号周期の整数倍とな
るように、前記第１、第２の通信装置それぞれの遅延回
路の遅延時間を選定するようにしたことを特徴とする。
にこの発明に係るマスター・スレーブ多重通信システム
は、（１）それぞれ、基準クロックと相手同期クロック
のいずれか一方のクロックを選択する選択回路と、その
選択クロックからデータ信号処理に必要な同期クロック
を生成するクロック生成回路とを備え、前記選択回路の
出力クロックを相手側に同期クロックとして供給し、基
準クロックの選択側をマスター、相手同期クロックの選
択側をスレーブとする互いに同一構成の第１、第２の通
信装置と、これらの通信装置で得られるデータ信号及び
その同期クロックを入力し、ビット多重して伝送出力す
る多重化装置とを具備し、前記第１、第２の通信装置そ
れぞれに、前記選択回路から相手側通信装置の選択回
路、クロック生成回路を介して多重化装置に至る経路中
に遅延回路を設け、前記第１の通信装置がマスターであ
るときの、第１の通信装置の選択回路からクロック生成
回路を介して多重化装置に至るクロックと前記選択回路
から第２の通信装置の選択回路、クロック生成回路を介
して多重化装置に至るクロックとの間の位相差と、前記
第２の通信装置がマスターであるときの、第２の通信装
置の選択回路からクロック生成回路を介して多重化装置
に至るクロックと前記選択回路から第１の通信装置の選
択回路、クロック生成回路を介して多重化装置に至るク
ロックとの間の位相差との和が、信号周期の整数倍とな
るように、前記第１、第２の通信装置それぞれの遅延回
路の遅延時間を選定するようにしたことを特徴とする。
【００１１】または、（２）それぞれ、基準クロックと
相手同期クロックのいずれか一方のクロックを選択する
選択回路と、その選択クロックからデータ信号処理に必
要な同期クロックを生成するクロック生成回路とを備
え、前記選択回路の出力クロックを相手側に同期クロッ
クとして供給し、基準クロックの選択側をマスター、相
手同期クロックの選択側をスレーブとする互いに同一構
成の第１、第２の通信装置と、これらの通信装置で得ら
れるデータ信号及びその同期クロックを入力し、ビット
多重して伝送出力する多重化装置とを具備し、前記第１
の通信装置がマスターであるときの、第１の通信装置の
選択回路からクロック生成回路を介して多重化装置に至
るクロックと前記選択回路から第２の通信装置の選択回
路、クロック生成回路を介して多重化装置に至るクロッ
クとの間の位相差と、前記第２の通信装置がマスターで
あるときの、第２の通信装置の選択回路からクロック生
成回路を介して多重化装置に至るクロックと前記選択回
路から第１の通信装置の選択回路、クロック生成回路を
介して多重化装置に至るクロックとの間の位相差との和
が、信号周期の整数倍となるように、前記第１、第２の
通信装置それぞれの選択回路、クロック生成回路の処理
時間を選定するようにしたことを特徴とする。
相手同期クロックのいずれか一方のクロックを選択する
選択回路と、その選択クロックからデータ信号処理に必
要な同期クロックを生成するクロック生成回路とを備
え、前記選択回路の出力クロックを相手側に同期クロッ
クとして供給し、基準クロックの選択側をマスター、相
手同期クロックの選択側をスレーブとする互いに同一構
成の第１、第２の通信装置と、これらの通信装置で得ら
れるデータ信号及びその同期クロックを入力し、ビット
多重して伝送出力する多重化装置とを具備し、前記第１
の通信装置がマスターであるときの、第１の通信装置の
選択回路からクロック生成回路を介して多重化装置に至
るクロックと前記選択回路から第２の通信装置の選択回
路、クロック生成回路を介して多重化装置に至るクロッ
クとの間の位相差と、前記第２の通信装置がマスターで
あるときの、第２の通信装置の選択回路からクロック生
成回路を介して多重化装置に至るクロックと前記選択回
路から第１の通信装置の選択回路、クロック生成回路を
介して多重化装置に至るクロックとの間の位相差との和
が、信号周期の整数倍となるように、前記第１、第２の
通信装置それぞれの選択回路、クロック生成回路の処理
時間を選定するようにしたことを特徴とする。
【００１２】
【作用】上記構成による（１）のマスター・スレーブ多
重通信システムでは、第１、第２の通信装置より出力さ
れる相手同期クロックに位相調整用の遅延回路を設け、
選択回路に入力されるクロックを遅延させてその位相を
調整することにより、マスター・スレーブ切替時に起き
る急激な位相変動を抑えるようにしている。
重通信システムでは、第１、第２の通信装置より出力さ
れる相手同期クロックに位相調整用の遅延回路を設け、
選択回路に入力されるクロックを遅延させてその位相を
調整することにより、マスター・スレーブ切替時に起き
る急激な位相変動を抑えるようにしている。
【００１３】また、（２）のマスター・スレーブ多重通
信システムでは、選択回路の処理遅延時間をそれぞれ同
期クロックの各伝送ラインの遅延時間に合わせることに
より、両信号の位相差をなくし、マスター・スレーブ切
替時に起きる急激な位相変動を抑えるようにしている。
信システムでは、選択回路の処理遅延時間をそれぞれ同
期クロックの各伝送ラインの遅延時間に合わせることに
より、両信号の位相差をなくし、マスター・スレーブ切
替時に起きる急激な位相変動を抑えるようにしている。
【００１４】
【実施例】以下、図１及び図２を参照してこの発明の実
施例を詳細に説明する。図１はこの発明に係るマスター
・スレーブ多重通信システムの第１の実施例の構成を示
すもので、２１は第１の通信装置、２２は第２の通信装
置、２３はＭＵＸである。第１の通信装置２１にはデー
タ信号Ｓ１と共にこれに同期したＰＥクロック及び第２
の通信装置２２からのＳクロックが入力され、第２の通
信装置２２にはデータ信号Ｓ２と共にこれに同期したＳ
Ｅクロック及び第１の通信装置２１からのＰクロックが
入力される。
施例を詳細に説明する。図１はこの発明に係るマスター
・スレーブ多重通信システムの第１の実施例の構成を示
すもので、２１は第１の通信装置、２２は第２の通信装
置、２３はＭＵＸである。第１の通信装置２１にはデー
タ信号Ｓ１と共にこれに同期したＰＥクロック及び第２
の通信装置２２からのＳクロックが入力され、第２の通
信装置２２にはデータ信号Ｓ２と共にこれに同期したＳ
Ｅクロック及び第１の通信装置２１からのＰクロックが
入力される。
【００１５】第１の通信装置２１は、データ処理部２１
１とクロック処理部２１２を備える。クロック処理部２
１２は、Ｓクロックを所定時間遅延する遅延回路（Ｄ）
２１２１と、ＰＥクロックと遅延されたＳクロックのい
ずれか一方を選択する選択回路（ＳＥＬ）２１２２と、
この選択回路２１２２で選択されたクロックにロック
し、データ処理部２１１に必要な周波数の同期クロック
を作り出すクロック生成回路（ＰＬＬ）２１２３で構成
される。データ処理部２１１はクロック生成回路２１２
３で生成された同期クロックに基づいて入力データ信号
をタイミング制御して出力する。
１とクロック処理部２１２を備える。クロック処理部２
１２は、Ｓクロックを所定時間遅延する遅延回路（Ｄ）
２１２１と、ＰＥクロックと遅延されたＳクロックのい
ずれか一方を選択する選択回路（ＳＥＬ）２１２２と、
この選択回路２１２２で選択されたクロックにロック
し、データ処理部２１１に必要な周波数の同期クロック
を作り出すクロック生成回路（ＰＬＬ）２１２３で構成
される。データ処理部２１１はクロック生成回路２１２
３で生成された同期クロックに基づいて入力データ信号
をタイミング制御して出力する。
【００１６】第２の通信装置２２も第１の通信装置２１
と同様な構成になっており、データ処理部２２１とクロ
ック処理部２２２を備える。クロック処理部２２２は、
Ｐクロックを所定時間遅延する遅延回路（Ｄ）２２２１
と、ＳＥクロックと遅延されたＰクロックのいずれか一
方を選択する選択回路（ＳＥＬ）２２２２と、この選択
回路２２２２で選択されたクロックにロックし、データ
処理部２２１に必要な周波数の同期クロックを作り出す
クロック生成回路（ＰＬＬ）２２２３で構成される。デ
ータ処理部２２１はクロック生成回路２２２３で生成さ
れた同期クロックに基づいて入力データ信号をタイミン
グ制御して出力する。
と同様な構成になっており、データ処理部２２１とクロ
ック処理部２２２を備える。クロック処理部２２２は、
Ｐクロックを所定時間遅延する遅延回路（Ｄ）２２２１
と、ＳＥクロックと遅延されたＰクロックのいずれか一
方を選択する選択回路（ＳＥＬ）２２２２と、この選択
回路２２２２で選択されたクロックにロックし、データ
処理部２２１に必要な周波数の同期クロックを作り出す
クロック生成回路（ＰＬＬ）２２２３で構成される。デ
ータ処理部２２１はクロック生成回路２２２３で生成さ
れた同期クロックに基づいて入力データ信号をタイミン
グ制御して出力する。
【００１７】第１、第２の通信装置２１，２２から出力
されるデータ信号は、それぞれのクロック生成回路２１
２３，２２２３で生成される同期クロックと共にＭＵＸ
２３に供給され、多重化されて伝送出力される。
されるデータ信号は、それぞれのクロック生成回路２１
２３，２２２３で生成される同期クロックと共にＭＵＸ
２３に供給され、多重化されて伝送出力される。
【００１８】すなわち、上記構成によるシステムでは、
第１、第２の通信装置２１，２２より出力されるＰクロ
ック及びＳクロックに位相調整用の遅延回路２１２１，
２２２１を設け、選択回路２１２２，２２２２に入力さ
れるクロックの位相を調整することにより、マスター・
スレーブ切替時に起きる急激な位相変動を抑えるように
したものである。以下、その処理動作について詳細に説
明する。
第１、第２の通信装置２１，２２より出力されるＰクロ
ック及びＳクロックに位相調整用の遅延回路２１２１，
２２２１を設け、選択回路２１２２，２２２２に入力さ
れるクロックの位相を調整することにより、マスター・
スレーブ切替時に起きる急激な位相変動を抑えるように
したものである。以下、その処理動作について詳細に説
明する。
【００１９】まず、第１の通信装置２１の選択回路２１
２２がＰＥクロックを選択し、第２の通信装置の選択回
路２２２２が第１の通信装置２１からのＰクロックを選
択して、第１の通信装置２１がマスター、第２の通信装
置２２がスレーブの状態となっている場合を考える。
尚、図１において、各回路ブロック、伝送ラインにおけ
る遅延時間は、遅延回路２１２１，２２２１をＴ１，Ｔ
２、選択回路２１２２，２２２２をＴＳ１，ＴＳ２、ク
ロック生成回路２１２３，２２２３をＴＰ１，ＴＰ２、
選択回路２１２２から相手側の遅延回路２２２１までの
ラインをＴＰ、選択回路２２２２から相手側の遅延回路
２１２１までのラインをＴＳ、クロック生成回路２１２
３，２２２３からＭＵＸ２３までのラインをＴＭ１，Ｔ
Ｍ２で表す。
２２がＰＥクロックを選択し、第２の通信装置の選択回
路２２２２が第１の通信装置２１からのＰクロックを選
択して、第１の通信装置２１がマスター、第２の通信装
置２２がスレーブの状態となっている場合を考える。
尚、図１において、各回路ブロック、伝送ラインにおけ
る遅延時間は、遅延回路２１２１，２２２１をＴ１，Ｔ
２、選択回路２１２２，２２２２をＴＳ１，ＴＳ２、ク
ロック生成回路２１２３，２２２３をＴＰ１，ＴＰ２、
選択回路２１２２から相手側の遅延回路２２２１までの
ラインをＴＰ、選択回路２２２２から相手側の遅延回路
２１２１までのラインをＴＳ、クロック生成回路２１２
３，２２２３からＭＵＸ２３までのラインをＴＭ１，Ｔ
Ｍ２で表す。
【００２０】ＭＵＸ２３に入力される第１、第２の通信
装置２１，２２からの同期クロックの位相差は、選択回
路２１２２からクロック生成回路２１２３を通りＭＵＸ
２３までの遅延時間と、選択回路２１２２からＰクロッ
クとなって第２の通信装置２２を通りＭＵＸ２３までの
遅延時間の差となる。よって、この位相差Ｔｓは、 Ｔｓ＝（ＴＰ１＋ＴＭ１）−（ＴＰ＋Ｔ２＋ＴＳ２＋ＴＰ２＋ＴＭ２） …（１） となる。同様に、第２の通信装置２２がマスター、第１
の通信装置２１がスレーブの場合のＭＵＸ２３に入力さ
れる同期クロックの位相差Ｔｓ′は、 Ｔｓ′＝（ＴＰ２＋ＴＭ２）−（ＴＳ＋Ｔ１＋ＴＳ１＋ＴＰ１＋ＴＭ１） …（２） となる。
装置２１，２２からの同期クロックの位相差は、選択回
路２１２２からクロック生成回路２１２３を通りＭＵＸ
２３までの遅延時間と、選択回路２１２２からＰクロッ
クとなって第２の通信装置２２を通りＭＵＸ２３までの
遅延時間の差となる。よって、この位相差Ｔｓは、 Ｔｓ＝（ＴＰ１＋ＴＭ１）−（ＴＰ＋Ｔ２＋ＴＳ２＋ＴＰ２＋ＴＭ２） …（１） となる。同様に、第２の通信装置２２がマスター、第１
の通信装置２１がスレーブの場合のＭＵＸ２３に入力さ
れる同期クロックの位相差Ｔｓ′は、 Ｔｓ′＝（ＴＰ２＋ＴＭ２）−（ＴＳ＋Ｔ１＋ＴＳ１＋ＴＰ１＋ＴＭ１） …（２） となる。
【００２１】マスター、スレーブ切替時の位相差はＴｓ
とＴｓ′の和となることから、 Ｔｓ＋Ｔｓ′ ＝（ＴＰ１＋ＴＭ１）−（ＴＰ＋Ｔ２＋ＴＳ２＋ＴＰ２＋ＴＭ２） ＋（ＴＰ２＋ＴＭ２）−（ＴＳ＋Ｔ１＋ＴＳ１＋ＴＰ１＋ＴＭ１） ＝−（ＴＰ＋Ｔ２＋ＴＳ２＋ＴＳ＋Ｔ１＋ＴＳ１） …（３） となる。ここで、ｎ＝１，２，３，…、信号周期をＴとして、 （ＴＰ＋Ｔ２＋ＴＳ２＋ＴＳ＋Ｔ１＋ＴＳ１）＝ｎＴ …（４） となるように遅延回路２１２１、２２２１の遅延時間Ｔ
１，Ｔ２を調整すると、（３）式は、 Ｔｓ＋Ｔｓ′＝−ｎＴ＝０ …（５） となる。よって、位相変動を抑えることができる。
とＴｓ′の和となることから、 Ｔｓ＋Ｔｓ′ ＝（ＴＰ１＋ＴＭ１）−（ＴＰ＋Ｔ２＋ＴＳ２＋ＴＰ２＋ＴＭ２） ＋（ＴＰ２＋ＴＭ２）−（ＴＳ＋Ｔ１＋ＴＳ１＋ＴＰ１＋ＴＭ１） ＝−（ＴＰ＋Ｔ２＋ＴＳ２＋ＴＳ＋Ｔ１＋ＴＳ１） …（３） となる。ここで、ｎ＝１，２，３，…、信号周期をＴとして、 （ＴＰ＋Ｔ２＋ＴＳ２＋ＴＳ＋Ｔ１＋ＴＳ１）＝ｎＴ …（４） となるように遅延回路２１２１、２２２１の遅延時間Ｔ
１，Ｔ２を調整すると、（３）式は、 Ｔｓ＋Ｔｓ′＝−ｎＴ＝０ …（５） となる。よって、位相変動を抑えることができる。
【００２２】次に、位相調整方法について述べる。第１
の通信装置２１がＰＥクロックを選択し、第２の通信装
置２２が第１の通信装置２１からのＰクロックを選択し
て、第１の通信装置２１がマスター状態、第２の通信装
置２２がスレーブ状態のとき、選択回路２１２２に入力
される２つのクロックの位相差ｄＳは、 ｄＳ＝ＴＳ１＋ＴＰ＋Ｔ２＋ＴＳ２＋Ｔ１＋ＴＳ …（６） となり、（４）式と等しくなる。よって、第１の通信装
置２１の選択回路２１２２の入力で遅延回路２１２１，
２２２１を用いて位相調整を行うことにより、マスター
・スレーブ切替時におけるクロックの急激な位相変動を
抑えることができる。
の通信装置２１がＰＥクロックを選択し、第２の通信装
置２２が第１の通信装置２１からのＰクロックを選択し
て、第１の通信装置２１がマスター状態、第２の通信装
置２２がスレーブ状態のとき、選択回路２１２２に入力
される２つのクロックの位相差ｄＳは、 ｄＳ＝ＴＳ１＋ＴＰ＋Ｔ２＋ＴＳ２＋Ｔ１＋ＴＳ …（６） となり、（４）式と等しくなる。よって、第１の通信装
置２１の選択回路２１２２の入力で遅延回路２１２１，
２２２１を用いて位相調整を行うことにより、マスター
・スレーブ切替時におけるクロックの急激な位相変動を
抑えることができる。
【００２３】図２はこの発明に係るマスター・スレーブ
多重通信システムの第２の実施例の構成を示すものであ
る。尚、図２において、図１と同一部分には同一符号を
付して示し、ここでは異なる部分について説明する。
多重通信システムの第２の実施例の構成を示すものであ
る。尚、図２において、図１と同一部分には同一符号を
付して示し、ここでは異なる部分について説明する。
【００２４】すなわち、この実施例の構成では、前述の
遅延回路２１２１，２２２１を省略しており、図２に示
すように、選択回路２１２２，２２２２の処理遅延時間
をそれぞれｎＴに設定し、ＰＥクロック、ＳＥクロック
の各伝送ラインの遅延時間をｎＴに予め設定する。この
ようにすれば、 Ｔｓ＋Ｔｓ′＝−（ＴＰ＋ＴＳ２＋ＴＳ＋ＴＳ１） ＝−（ｎＴ＋ｎＴ＋ｎＴ＋ｎＴ） ＝−４ｎＴ ＝０ …（７） となり、位相変動が抑えられることがわかる。
遅延回路２１２１，２２２１を省略しており、図２に示
すように、選択回路２１２２，２２２２の処理遅延時間
をそれぞれｎＴに設定し、ＰＥクロック、ＳＥクロック
の各伝送ラインの遅延時間をｎＴに予め設定する。この
ようにすれば、 Ｔｓ＋Ｔｓ′＝−（ＴＰ＋ＴＳ２＋ＴＳ＋ＴＳ１） ＝−（ｎＴ＋ｎＴ＋ｎＴ＋ｎＴ） ＝−４ｎＴ ＝０ …（７） となり、位相変動が抑えられることがわかる。
【００２５】但し、上記構成によれば、図１と比べて位
相調整を行う手間が省けるが、ＳＥクロック、クロック
生成回路２１２３、選択回路２２２２及びクロック伝送
ラインの遅延時間の管理が必要となる。その他、この発
明は上記実施例に限定されるものではなく、この発明の
要旨を逸脱しない範囲で種々変形しても同様に実施可能
である。
相調整を行う手間が省けるが、ＳＥクロック、クロック
生成回路２１２３、選択回路２２２２及びクロック伝送
ラインの遅延時間の管理が必要となる。その他、この発
明は上記実施例に限定されるものではなく、この発明の
要旨を逸脱しない範囲で種々変形しても同様に実施可能
である。
【００２６】
【発明の効果】以上述べたようにこの発明によれば、マ
スター・スレーブ切替時に多重処理入力で発生するクロ
ックの急激な位相変動を抑圧し、多重処理部においてＬ
ＯＳやＯＯＦの弊害を引き起こすおそれを排除すること
のできるマスター・スレーブ多重通信システムを提供す
ることができる。
スター・スレーブ切替時に多重処理入力で発生するクロ
ックの急激な位相変動を抑圧し、多重処理部においてＬ
ＯＳやＯＯＦの弊害を引き起こすおそれを排除すること
のできるマスター・スレーブ多重通信システムを提供す
ることができる。
【図面の簡単な説明】
【図１】 この発明に係るマスター・スレーブ多重通信
システムの第１の実施例の構成を示すブロック回路図で
ある。
システムの第１の実施例の構成を示すブロック回路図で
ある。
【図２】 この発明に係るマスター・スレーブ多重通信
システムの第２の実施例の構成を示すブロック回路図で
ある。
システムの第２の実施例の構成を示すブロック回路図で
ある。
【図３】 従来のマスター・スレーブ多重通信システム
の構成を示すブロック回路図である。
の構成を示すブロック回路図である。
【図４】 従来装置において、クロック信号のマスター
／スレーブ切替時に発生する急激な位相変動の様子を示
すタイミング波形図である。
／スレーブ切替時に発生する急激な位相変動の様子を示
すタイミング波形図である。
２１，２２…通信装置、２３…ＭＵＸ、２１１，２２１
…データ処理部、２１２，２２２…クロック処理部、２
１２１，２２２１…遅延回路、２１２２，２２２２…選
択回路、２１２３，２２２３…クロック生成回路。
…データ処理部、２１２，２２２…クロック処理部、２
１２１，２２２１…遅延回路、２１２２，２２２２…選
択回路、２１２３，２２２３…クロック生成回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H04L 5/14 - 5/18 H04L 5/22 - 5/26 H04L 1/00;1/08 - 1/24 H04L 7/00 - 7/10 H04Q 11/04 304 G06F 1/04 ＷＰＩ／Ｌ（ＱＵＥＳＴＥＬ) ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】 それぞれ、基準クロックと相手同期クロ
ックのいずれか一方のクロックを選択する選択回路と、
その選択クロックからデータ信号処理に必要な同期クロ
ックを生成するクロック生成回路とを備え、前記選択回
路の出力クロックを相手側に同期クロックとして供給
し、基準クロックの選択側をマスター、相手同期クロッ
クの選択側をスレーブとする互いに同一構成の第１、第
２の通信装置と、 これらの通信装置で得られるデータ信号及びその同期ク
ロックを入力し、ビット多重して伝送出力する多重化装
置とを具備し、前記第１、第２の通信装置それぞれに、前記選択回路か
ら相手側通信装置の選択回路、クロック生成回路を介し
て多重化装置に至る経路中に遅延回路を設け、 前記第１の通信装置がマスターであるときの、第１の通
信装置の選択回路からクロック生成回路を介して多重化
装置に至るクロックと前記選択回路から第２の通信装置
の選択回路、クロック生成回路を介して多重化装置に至
るクロックとの間の位相差と、前記第２の通信装置がマ
スターであるときの、第２の通信装置の選択回路からク
ロック生成回路を介して多重化装置に至るクロックと前
記選択回路から第１の通信装置の選択回路、クロック生
成回路を介して多重化装置に至るクロックとの間の位相
差との和が、信号周期の整数倍となるように、前記第
１、第２の通信装置それぞれの遅延回路の遅延時間を選
定するようにしたことを特徴とする マスター・スレーブ
多重通信システム。 - 【請求項２】 それぞれ、基準クロックと相手同期クロ
ックのいずれか一方のクロックを選択する選択回路と、
その選択クロックからデータ信号処理に必要な同期クロ
ックを生成するクロック生成回路とを備え、前記選択回
路の出力クロックを相手側に同期クロックとして供給
し、基準クロックの選択側をマスター、相手同期クロッ
クの選択側をスレーブとする互いに同一構成の第１、第
２の通信装置と、 これらの通信装置で得られるデータ信号及びその同期ク
ロックを入力し、ビット多重して伝送出力する多重化装
置とを具備し、前記第１の通信装置がマスターであるときの、第１の通
信装置の選択回路から クロック生成回路を介して多重化
装置に至るクロックと前記選択回路から第２の通信装置
の選択回路、クロック生成回路を介して多重化装置に至
るクロックとの間の位相差と、前記第２の通信装置がマ
スターであるときの、第２の通信装置の選択回路からク
ロック生成回路を介して多重化装置に至るクロックと前
記選択回路から第１の通信装置の選択回路、クロック生
成回路を介して多重化装置に至るクロックとの間の位相
差との和が、信号周期の整数倍となるように、前記第
１、第２の通信装置それぞれの選択回路、クロック生成
回路の処理時間を選定するようにしたことを特徴とする
マスター・スレーブ多重通信システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26971094A JP3277080B2 (ja) | 1994-11-02 | 1994-11-02 | マスター・スレーブ多重通信システム |
| GB9518007A GB2293062B (en) | 1994-09-09 | 1995-09-04 | Master-slave multiplex communication system and PLL circuit applied to the system |
| US08/523,360 US5648964A (en) | 1994-09-09 | 1995-09-05 | Master-slave multiplex communication system and PLL circuit applied to the system |
| FR9510522A FR2724511B1 (fr) | 1994-09-09 | 1995-09-08 | Systeme de telecommunications en multiplex du type maitre-esclave et boucle a phase asservie s'appliquant a ce systeme |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26971094A JP3277080B2 (ja) | 1994-11-02 | 1994-11-02 | マスター・スレーブ多重通信システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08130522A JPH08130522A (ja) | 1996-05-21 |
| JP3277080B2 true JP3277080B2 (ja) | 2002-04-22 |
Family
ID=17476103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26971094A Expired - Fee Related JP3277080B2 (ja) | 1994-09-09 | 1994-11-02 | マスター・スレーブ多重通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277080B2 (ja) |
-
1994
- 1994-11-02 JP JP26971094A patent/JP3277080B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08130522A (ja) | 1996-05-21 |
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