JP2746683B2 - クロック位相制御回路 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 伝送系の時分割多重装置内で使用されるクロック信号
のクロック位相制御回路に関し， マスタ・クロック回路の障害発生に備え，スレーブ・
クロック回路のクロック信号をマスタ・クロック回路の
クロック信号と常に同位相に合わせ，クロック・バスへ
出力できるようにしておくことを目的とし， 伝送されてくる時分割多重信号からタイミング情報を
抽出して特定周波数のクロックを生成し，この特定周波
数のクロックを基に周波数を異にする複数個の同一周波
数のクロック信号を個別のクロック回路で発生させ，そ
のうちの一つをマスタ・クロック回路として選びクロッ
ク・バスにそのクロック信号を出力するクロック発生装
置において，マスタ・クロック回路のクロック信号と位
相を同一にする位相制御回路と，クロック信号の入出力
を制御する入出力制御回路とをスレーブ・クロック回路
に設け，マスタ・クロック回路の障害発生時，同位相の
クロック信号がスレーブ・クロック回路からクロック・
バスへ供給されるように構成されている。

〔産業上の利用分野〕

本発明は伝送系の時分割多重装置内で使用されるクロ
ック信号のクロック位相制御回路に関する。

時分割多重装置内の同期用クロック信号を供給するマ
スタ・クロック回路に障害が発生した場合において，ク
ロック信号切替えの際予備のスレーブ・クロック回路か
ら同位相を持ったクロック信号の供給が要求されてい
る。

〔従来の技術〕

伝送系の時分割多重信号は，第４図図示の如く中継回
線１及び回線終端装置（DSU）２を介して多重交換装置
（TDM）３に受信される。この時分割多重信号は第５図
図示の如く１フレームが，例えば512個のタイムスロッ
トで構成されており,1フレームの長さは125μｓに相当
している。すなわち8KHzである。そして１つのタイムス
ロットは20フレームより成っており，この長さが400Hz
に相当しマルチフレームが組まれて伝送されてくる。こ
のマルチフレームを検出しマルチフレーム同期をとるた
め400Hzのクロック信号がフレーム同期の8KHzと共に必
要となる。

多重交換装置３ではラインインタフェース回路６を介
してこの時分割多重信号を受信し，この時分割多重信号
からタイミング情報を抽出して8KHzのクロックを生成す
る。この8KHzのクロックがクロック回路9,10にそれぞれ
入力され，当該8KHzのクロックを基に4M,8K,400Hzのシ
ステム・クロックを発生させている。

通常のシステムでは，クロック回路がダウンすること
はシステム・ダウンにつながるので，第４図図示の如く
クロック回路を複数個個別に用意し，そのうちの１つ，
例えばクロック回路９を選択してシステム内のクロック
・バスに上記4M,8k,400Hzのクロックを出力しておき，
当該クロック回路９に障害が生じると他のクロック回路
10に切替え，システム・ダウンの発生を防止している。
なお第４図において,4は構内交換機,5はローカル・エリ
ア・ネットワーク,7,8は加入者線交換回路を表してい
る。

〔発明が解決しようとする課題〕

しかしながら400Hzのクロック信号は時分割多重信号
から抽出された8KHzのクロックを基にして，クロック回
路9,10ごとに20分周して個別に発生させているため，ク
ロック回路9,10の各400Hzのクロック信号の間では第６
図図示の如く位相が異なっていた。それ故クロック回路
９の障害発生でクロック回路の切替えが行われる際,400
Hzのクロック信号を上記説明のマルチフレームの位相同
期に使用しているユニットでは，マルチフレーム同期外
れが生じ，データ・エラーが発生する欠点があった。

本発明は上記の欠点を解決することを目的としてお
り，マスタ・クロック回路の障害発生に備え，スレーブ
・クロック回路のクロック信号をマスタ・クロック回路
のクロック信号と常に同位相に合わせ，クロック・バス
へ出力できるようにしておくクロック位相制御回路を提
供することを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中,11はマスタ・クロック回路であり,8KHzリファレ
ンス・クロック，すなわち第４図で説明した時分割多重
信号からタイミング情報を抽出して生成された8KHzのク
ロックを基に400Hzのクロック信号を発生させ，システ
ム内のクロック・バス13に400Hzのクロック信号を出力
しているもの,12はスレーブ・クロック回路であり，マ
スタ・クロック回路11に障害が発生したとき当該マスタ
・クロック回路11に替えクロック信号の出力切替えが行
われるもの,13はクロック・バスであり,400Hzのクロッ
ク信号を必要としている各ユニットへ供給するためのも
の,14は位相同期発振器（PLO）であり,8KHzリファレン
ス・クロックと同期合わせを行わせるもの,15は位相制
御回路であって，位相同期発振器14からの8KHzのクロッ
クと次に説明する入出力制御回路16を介してクロック・
バス13から入力される400Hzのクロック信号とを受け，
当該400Hzと同位相の400Hzのクロック信号をクロック・
バス13の400Hzのクロック信号，すなわちマスタ・クロ
ック回路11のクロック信号とは個別に発生させるもの,1
6は入出力制御回路であり，マスタ・クロック回路11に
あっては位相制御回路15で発生した400Hzのクロック信
号をクロック・バス13に出力し，スレーブ・クロック回
路12にあってはクロック・バス13の400Hzのクロック信
号を位相制御回路15へ入力させるが，当該位相制御回路
15で発生する400Hzのクロック信号はクロック・バス13
への出力を阻止する入出力制御を行うものである。

マスタ・クロック回路11とスレーブ・クロック回路12
とは全く同一の回路構成であり，選択信号により400Hz
のクロック信号をクロック・バス13へ出力する回路がマ
スタ・クロック回路と便宜上呼ばれているにしかすぎな
い。そしてスレーブ・クロック回路12は必要に応じ必要
数設けられるものである。

〔作用〕

マスタ・クロック回路11の入出力制御回路16へはイネ
ーブル信号が入力されており，位相制御回路15内で位相
同期発振器14から8KHzのクロックを20分周した400Hzの
クロック信号が入出力制御回路16を介してクロック・バ
ス13へ出力されている。

一方，スレーブ・クロック回路12においては，クロッ
ク・バス13の400Hzのクロック信号が入出力制御回路16
を介して位相制御回路15へ入力される。位相制御回路15
内では入力されてくる上記400Hzのクロック信号をトリ
ガとして，位相同期発振器14からの8KHzのクロックを20
分周し，当該400Hzのクロック信号と同位相の400Hzのク
ロック信号が作成され，入出力制御回路16へ向けて出力
される。当該入出力制御回路16にはディセーブル信号が
入力されているので，位相制御回路15で作成された400H
zのクロック信号はクロック・バス13へ出力されない状
態が保持される。

マスタ・クロック回路11に障害が発生すると，当該マ
スタ・クロック回路11の入出力制御回路16にはディセー
ブル信号が入力されると共に，スレーブ・クロック回路
12の入出力制御回路16にはイネーブル信号が入力され，
障害が発生する前のマスタ・クロック回路11からクロッ
ク・バス13へ出力されていた400Hzのクロック信号と同
位相のクロック信号がスレーブ・クロック回路12からク
ロック・バス13へ供給される。当該スレーブ・クロック
回路12がマスタ・クロック回路となり，他のスレーブ・
クロック回路は新たにマスタ・クロック回路となったス
レーブ・クロック回路のクロック信号と同位相のクロッ
ク信号を作成する。

〔実施例〕

第２図は本発明に係るクロック位相制御回路の一実施
例構成を示しており，符号13,15,16は第１図のものに対
応し，符号17はカウンタ,18はデコーダ,19はフリップ・
フロップ回路、20はアンド回路,21はナンド回路,22はオ
ア回路を表している。

クロック・バス13に出力されたマスタ・クロック回路
からの400Hzのクロック信号は，入出力制御回路16のオ
ア回路22を通り位相制御回路15のアンド回路20を介して
カウンタ17に入力し，当該カウンタ17のカウント値を零
にリセットする。その後カウンタ17は入力されてくる8K
Hzのクロックをカウントする。カウンタ17が400をカウ
ントしたときデコーダ18からフリップ・フロップ回路19
へ出力信号が出され，当該フリップ・フロップ回路19か
ら400Hzのクロック信号が出力される。このとき入出力
制御回路16のナンド回路21には選択信号としてディセー
ブル信号の論理「Ｌ」が入力されているので，フリップ
・フロップ回路19で発生した400Hzのクロック信号はナ
ンド回路21で阻止され，クロック・バス13へ出力される
ことはない。そしてフリップ・フロップ回路19から発生
する400Hzのクロック信号はクロック・バス13のクロッ
ク信号ごとにカウンタ17のカウント値が零にリセットさ
れるので，第３図図示の如く同一の8KHzクロックを基に
別回路のマスタ・クロック回路で発生された400Hzのク
ロック信号と同位相となっている。

マスタ・クロック回路に障害が発生したとき，入出力
制御回路16に入力されていた選択信号，すなわち論理
「Ｌ」のディセーブル信号を論理「Ｈ」のイネーブル信
号に切替えることにより，フリップ・フロップ回路19で
発生した400Hzのクロック信号がナンド回路21を介して
クロック・バス13へ出力される。このときの400Hzのク
ロック信号はマスタ・クロック回路のクロック信号と同
位相の関係が保持されているので，クロック信号切替え
に際して何んらの影響を及ぼすことはない。

〔発明の効果〕

以上説明した如く，本発明によれば，マスタ・クロッ
ク回路のクロック信号とスレーブ・クロック回路のクロ
ック信号とのクロック位相がすべて合っているため，障
害発生でクロックの切替えを行ってもマルチフレーム同
期が外れることがなくなる。

【図面の簡単な説明】

第１図は本発明の原理説明図，第２図は本発明に係るク
ロック位相制御回路の一実施例構成，第３図は本発明に
よるクロック位相説明図，第４図は多重交換装置内のク
ロック発生概念説明図，第５図は多重インタフェースの
一実施例フレーム構成図，第６図は従来のクロック位相
説明図を示している。 図中,1は中継回線,2は回線終端装置,3は多重交換装置,4
は構内交換機,5はローカル・エリア・ネットワーク,6は
ラインインタフェース回路,7,8は加入者線交換回路,9,1
0はクロック回路,11はマスタ・クロック回路,12はスレ
ーブ・クロック回路,13はクロック・バス回路,14は位相
同期発振器,15は位相制御回路,16は入出力制御回路,17
はカウンタ,18はデコーダ,19はフリップ・フロップ回
路、20はアンド回路,21はナイド回路、22はオア回路を
表している。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】伝送されてくる時分割多重信号からタイミ
   ング情報を抽出して特定周波数のクロックを生成し，こ
   の特定周波数のクロックを基に周波数を異にする複数個
   の同一周波数のクロック信号を個別のクロック回路で発
   生させ，そのうちの一つをマスタ・クロック回路（11）
   として選びクロック・バス（13）にそのクロック信号を
   出力するクロック発生装置において， 上記特定周波数のクロックと，クロック・バス（13）に
   出力されたマスタ・クロック回路（11）のクロック信号
   とを受け，当該マスタ・クロック回路（11）のクロック
   位相に一致させる位相制御回路（15）と， クロック・バス（13）のクロック信号を入力すると共
   に，選択されたときクロック・バス（13）へクロック信
   号を出力する入出力制御回路（16） とをスレーブ・クロック回路（12）に設け， マスタ・クロック回路（11）の障害発生時のクロック信
   号切替えの際，マスタ・クロック回路（11）のクロック
   信号と同位相のクロック信号がスレーブ・クロック回路
   （12）からクロック・バス（13）へ供給されるようにク
   ロック信号の位相合わせを行ったことを特徴とするクロ
   ック位相制御回路。