JP2870576B2 - 多重化方式 - Google Patents
多重化方式Info
- Publication number
- JP2870576B2 JP2870576B2 JP7051370A JP5137095A JP2870576B2 JP 2870576 B2 JP2870576 B2 JP 2870576B2 JP 7051370 A JP7051370 A JP 7051370A JP 5137095 A JP5137095 A JP 5137095A JP 2870576 B2 JP2870576 B2 JP 2870576B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- input data
- multiplexing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、独自のディジタル伝送
フレームを形成する入力データを複数の伝送路から受
け、多重化して１つの伝送路に出力する多重化方式に関
し、特に、１つの伝送路または伝送フレームの障害に対
しても方式のシステムダウンが回避できる多重化方式に
関する。
フレームを形成する入力データを複数の伝送路から受
け、多重化して１つの伝送路に出力する多重化方式に関
し、特に、１つの伝送路または伝送フレームの障害に対
しても方式のシステムダウンが回避できる多重化方式に
関する。
【０００２】
【従来の技術】従来、この種の多重化方式では、ディジ
タル同期網内のクロック発生装置から同期クロックを入
力することなく、ディジタル伝送路に転送されるディジ
タル伝送フレームからフレーム同期情報を得て、ディジ
タル同期網に従属した動作を行っている。
タル同期網内のクロック発生装置から同期クロックを入
力することなく、ディジタル伝送路に転送されるディジ
タル伝送フレームからフレーム同期情報を得て、ディジ
タル同期網に従属した動作を行っている。
【０００３】この場合、各伝送路毎にフレーム同期情報
を得るフレーム同期回路を設けることが回路を複雑に
し、かつ、不経済であることから、この問題点を解決す
る技術が、例えば、特開昭６３−８６６３０号公報に記
載されている。
を得るフレーム同期回路を設けることが回路を複雑に
し、かつ、不経済であることから、この問題点を解決す
る技術が、例えば、特開昭６３−８６６３０号公報に記
載されている。
【０００４】この例では、複数の伝送路の内の１つの伝
送路に対してフレーム同期情報が付与されると共に、他
の伝送路それぞれにフレーム同期情報と同一の周期で予
め定められた並列同期情報が付与され、受信側では、１
つのフレーム同期情報の位置を基準として全ての伝送路
のフレーム同期が確実にされ、かつ、上記問題点が解決
されている。
送路に対してフレーム同期情報が付与されると共に、他
の伝送路それぞれにフレーム同期情報と同一の周期で予
め定められた並列同期情報が付与され、受信側では、１
つのフレーム同期情報の位置を基準として全ての伝送路
のフレーム同期が確実にされ、かつ、上記問題点が解決
されている。
【０００５】
【発明が解決しようとする課題】上述した従来の多重化
方式では、複数の伝送路の１つの伝送路から入力するフ
レームからフレーム同期情報を得ているので、この１つ
の伝送路に障害が発生し、または、何等かの原因でこの
伝送路からフレーム同期情報が得られなかった場合、他
の伝送路のデータが正常であってもデータの伝送ができ
ないという問題点がある。
方式では、複数の伝送路の１つの伝送路から入力するフ
レームからフレーム同期情報を得ているので、この１つ
の伝送路に障害が発生し、または、何等かの原因でこの
伝送路からフレーム同期情報が得られなかった場合、他
の伝送路のデータが正常であってもデータの伝送ができ
ないという問題点がある。
【０００６】本発明の課題は、複数の伝送路のうちの１
つの伝送路の入力データに障害があって、入力するデー
タからフレームの同期情報が得られない場合でも、他の
伝送路の入力データを多重化して出力できる多重化方式
を提供することである。
つの伝送路の入力データに障害があって、入力するデー
タからフレームの同期情報が得られない場合でも、他の
伝送路の入力データを多重化して出力できる多重化方式
を提供することである。
【０００７】
【課題を解決するための手段】本発明による多重化方式
は、独自のディジタル伝送フレームを形成する入力デー
タを複数の伝送路から受け、多重化して１つの伝送路に
出力する多重化方式において、前記複数の伝送路それぞ
れから入力する入力データから正常な１つの入力データ
を選択し、この選択された１つの入力データからクロッ
クを抽出し、この抽出されたクロックに基いて前記複数
の伝送路から入力する入力データそれぞれのフレームを
同期させて出力する手段を備えている。
は、独自のディジタル伝送フレームを形成する入力デー
タを複数の伝送路から受け、多重化して１つの伝送路に
出力する多重化方式において、前記複数の伝送路それぞ
れから入力する入力データから正常な１つの入力データ
を選択し、この選択された１つの入力データからクロッ
クを抽出し、この抽出されたクロックに基いて前記複数
の伝送路から入力する入力データそれぞれのフレームを
同期させて出力する手段を備えている。
【０００８】また、本発明による具体的な構成は、前記
複数の入力端子の全てから入力データを受けて正常な１
つを選択し出力する選択回路と、該選択回路により選択
された入力データから伝送フレームのクロックを抽出し
て出力するタイミング抽出回路と、出力側の動作クロッ
クを発生する発振器と、該発振器の出力と前記タイミン
グ抽出回路の出力とを入力して位相比較を行い、位相同
期制御信号を発生して前記発振器により出力される動作
クロックの周波数を制御するＰＬＬ（位相同期ループ）
回路と、前記発振器により出力される動作クロックを受
け出力側伝送フレームのオーバヘッドを挿入するタイミ
ングを指示する同期信号を出力するカウンタ回路と、前
記複数の入力端子毎に設けられ、入力する前記入力デー
タを受けて記憶し、前記カウンタ回路から前記同期信号
を受けた際、受けた前記同期信号に基いて所定の前記伝
送フレームを形成して送出する複数のメモリ回路と、該
メモリ回路から送出される複数のデータを受けて多重化
し前記発振器により受けた動作クロックに基いて前記出
力端子に出力する多重化回路とを備えていることであ
る。
複数の入力端子の全てから入力データを受けて正常な１
つを選択し出力する選択回路と、該選択回路により選択
された入力データから伝送フレームのクロックを抽出し
て出力するタイミング抽出回路と、出力側の動作クロッ
クを発生する発振器と、該発振器の出力と前記タイミン
グ抽出回路の出力とを入力して位相比較を行い、位相同
期制御信号を発生して前記発振器により出力される動作
クロックの周波数を制御するＰＬＬ（位相同期ループ）
回路と、前記発振器により出力される動作クロックを受
け出力側伝送フレームのオーバヘッドを挿入するタイミ
ングを指示する同期信号を出力するカウンタ回路と、前
記複数の入力端子毎に設けられ、入力する前記入力デー
タを受けて記憶し、前記カウンタ回路から前記同期信号
を受けた際、受けた前記同期信号に基いて所定の前記伝
送フレームを形成して送出する複数のメモリ回路と、該
メモリ回路から送出される複数のデータを受けて多重化
し前記発振器により受けた動作クロックに基いて前記出
力端子に出力する多重化回路とを備えていることであ
る。
【０００９】
【作用】上記手段による多重化方式は、複数の伝送路の
全てからデータを入力し、この入力されたデータから任
意の正常な入力データを選択し、この選択された正常な
入力データからフレームの同期情報をクロックとしてタ
イミング抽出回路により抽出しているので、一つの伝送
路に障害があっても、残りの伝送路の入力データに対し
てフレームを同期させることが確実にできる。したがっ
て、この同期信号によりフレーム同期されたデータを正
常なデータとして多重化し出力することができる。
全てからデータを入力し、この入力されたデータから任
意の正常な入力データを選択し、この選択された正常な
入力データからフレームの同期情報をクロックとしてタ
イミング抽出回路により抽出しているので、一つの伝送
路に障害があっても、残りの伝送路の入力データに対し
てフレームを同期させることが確実にできる。したがっ
て、この同期信号によりフレーム同期されたデータを正
常なデータとして多重化し出力することができる。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示す機能ブロッ
ク図である。図１に示された多重化方式では、それぞれ
に伝送路が接続される複数の入力端子１それぞれが、メ
モリ回路７を介して多重化回路８に接続されている。多
重化回路８は、複数のメモリ回路７それぞれからの入力
を、カウンタ回路６により生成されるタイミングに基く
同期信号で多重化された伝送フレームに形成し、１つの
出力端子９を介して伝送路に出力している。また、この
同期信号の生成には、選択回路２、タイミング抽出回路
３、発振器４、ＰＬＬ回路５、および、カウンタ回路６
が設けられている。
ク図である。図１に示された多重化方式では、それぞれ
に伝送路が接続される複数の入力端子１それぞれが、メ
モリ回路７を介して多重化回路８に接続されている。多
重化回路８は、複数のメモリ回路７それぞれからの入力
を、カウンタ回路６により生成されるタイミングに基く
同期信号で多重化された伝送フレームに形成し、１つの
出力端子９を介して伝送路に出力している。また、この
同期信号の生成には、選択回路２、タイミング抽出回路
３、発振器４、ＰＬＬ回路５、および、カウンタ回路６
が設けられている。
【００１２】選択回路２は、複数の入力端子１それぞれ
に対応するメモリ回路７に入力端子１から入力するデー
タの全てを入力し、正常な伝送フレームを有する入力デ
ータの１つを任意に選択してタイミング抽出回路３に出
力する。タイミング抽出回路３は、選択回路２から正常
な一つの入力データを受け、この入力データから所定の
ディジタル同期網に従属するフレームの同期情報を抽出
し、ＰＬＬ回路５と複数のメモリ回路７とに出力してい
る。
に対応するメモリ回路７に入力端子１から入力するデー
タの全てを入力し、正常な伝送フレームを有する入力デ
ータの１つを任意に選択してタイミング抽出回路３に出
力する。タイミング抽出回路３は、選択回路２から正常
な一つの入力データを受け、この入力データから所定の
ディジタル同期網に従属するフレームの同期情報を抽出
し、ＰＬＬ回路５と複数のメモリ回路７とに出力してい
る。
【００１３】発振器４は、伝送路上のビットレートに相
当する動作クロックを発生し、ＰＬＬ回路５とにより位
相同期ループを形成している。ＰＬＬ回路５は、タイミ
ング抽出回路３から出力されたフレームの同期情報と、
発振器４から出力された動作クロックとを入力して位相
を比較し、発振器４に位相同期制御信号を出力してい
る。この結果、発振器４は、出力する動作クロックの周
波数を、受けた位相同期制御信号により制御している。
この動作クロックは、カウンタ回路６および多重化回路
８に供給されている。
当する動作クロックを発生し、ＰＬＬ回路５とにより位
相同期ループを形成している。ＰＬＬ回路５は、タイミ
ング抽出回路３から出力されたフレームの同期情報と、
発振器４から出力された動作クロックとを入力して位相
を比較し、発振器４に位相同期制御信号を出力してい
る。この結果、発振器４は、出力する動作クロックの周
波数を、受けた位相同期制御信号により制御している。
この動作クロックは、カウンタ回路６および多重化回路
８に供給されている。
【００１４】カウンタ回路６は、発振器４により出力さ
れる動作クロックを受け、予め決められた伝送フレーム
のオーバヘッドを挿入するタイミングを決定する同期信
号を生成して各メモリ回路７および多重化回路８に出力
している。
れる動作クロックを受け、予め決められた伝送フレーム
のオーバヘッドを挿入するタイミングを決定する同期信
号を生成して各メモリ回路７および多重化回路８に出力
している。
【００１５】メモリ回路７それぞれは、カウンタ回路６
から受けた同期信号により複数の入力端子１それぞれか
ら入力するデータ（ディジタル）の入力位相差を吸収し
て動作クロックに乗せ換えを行ったのち、この位相差を
吸収された入力データに、伝送フレームのオーバヘッド
を挿入する領域を追加して多重化回路８にデータ出力し
ている。多重化回路８は、複数のメモリ回路７それぞれ
から受ける複数のデータを多重化し、この多重化された
データを発振器４から受けた動作クロックに基づいて一
つの出力端子９を介して伝送路に出力している。この
際、出力される伝送路の独自のディジタル伝送フレーム
を形成するため、カウンタ回路７から受けた同期信号に
基づいて伝送フレームのオーバヘッドを挿入している。
から受けた同期信号により複数の入力端子１それぞれか
ら入力するデータ（ディジタル）の入力位相差を吸収し
て動作クロックに乗せ換えを行ったのち、この位相差を
吸収された入力データに、伝送フレームのオーバヘッド
を挿入する領域を追加して多重化回路８にデータ出力し
ている。多重化回路８は、複数のメモリ回路７それぞれ
から受ける複数のデータを多重化し、この多重化された
データを発振器４から受けた動作クロックに基づいて一
つの出力端子９を介して伝送路に出力している。この
際、出力される伝送路の独自のディジタル伝送フレーム
を形成するため、カウンタ回路７から受けた同期信号に
基づいて伝送フレームのオーバヘッドを挿入している。
【００１６】上記説明では、選択回路が正常な伝送フレ
ームを選択するとしたが、選択回路は、内部で正常性を
判断する以外、単に任意な１つを選択したのち、タイミ
ング抽出回路から抽出不可能通知のフィードバックを受
けて、別の入力データを選択する手段によってもよい。
このように、上記説明では、機能ブロックを図示した
が、ブロックにおける機能配備の分離・併合は、上記機
能を満たす限り自由であり、上記説明が本発明を限定す
るものではない。
ームを選択するとしたが、選択回路は、内部で正常性を
判断する以外、単に任意な１つを選択したのち、タイミ
ング抽出回路から抽出不可能通知のフィードバックを受
けて、別の入力データを選択する手段によってもよい。
このように、上記説明では、機能ブロックを図示した
が、ブロックにおける機能配備の分離・併合は、上記機
能を満たす限り自由であり、上記説明が本発明を限定す
るものではない。
【００１７】
【発明の効果】以上説明したように本発明によれば、選
択回路が複数の伝送路それぞれの入力データから任意の
１つの正常な入力データを選択し、この選択された入力
データから伝送フレームのクロックを抽出し、このクロ
ックと位相同期ループを形成する発振器およびＰＬＬ回
路により生成された動作クロックとからカウンタ回路が
同期信号を生成している。この結果、本発明のよる方式
では、複数の伝送路から入力するデータそれぞれのフレ
ームを同期させ多重化して多重化回路から出力させるこ
とができる。
択回路が複数の伝送路それぞれの入力データから任意の
１つの正常な入力データを選択し、この選択された入力
データから伝送フレームのクロックを抽出し、このクロ
ックと位相同期ループを形成する発振器およびＰＬＬ回
路により生成された動作クロックとからカウンタ回路が
同期信号を生成している。この結果、本発明のよる方式
では、複数の伝送路から入力するデータそれぞれのフレ
ームを同期させ多重化して多重化回路から出力させるこ
とができる。
【００１８】この構成によって、１つの伝送路の入力デ
ータに障害があっても、他の伝送路の入力データを多重
化して出力できる多重化方式を得ることができる。
ータに障害があっても、他の伝送路の入力データを多重
化して出力できる多重化方式を得ることができる。
【図１】本発明の一実施例を示す機能ブロック図であ
る。
る。
１ 入力端子 ２ 選択回路 ３ タイミング抽出回路 ４ 発振器 ５ ＰＬＬ（位相同期ループ）回路 ６ カウンタ回路 ７ メモリ回路 ８ 多重化回路 ９ 出力端子
Claims (2)
- 【請求項１】 独自のディジタル伝送フレームを形成す
る入力データを複数の伝送路から受け、多重化して１つ
の伝送路に出力する多重化方式において、前記複数の伝
送路それぞれから入力する入力データから正常な１つの
入力データを選択し、選択された１つの入力データから
クロックを抽出し、抽出されたクロックに基いて前記複
数の伝送路から入力する入力データそれぞれのフレーム
を同期させて出力する手段を備えることを特徴とする多
重化方式。 - 【請求項２】 独自のディジタル伝送フレームを形成す
る入力データを複数の入力端子から受け多重化して１つ
の出力端子に出力する多重化方式において、前記複数の
入力端子の全てから入力データを受けて正常な１つを選
択し出力する選択回路と、該選択回路により選択された
入力データから伝送フレームのクロックを抽出して出力
するタイミング抽出回路と、出力側の動作クロックを発
生する発振器と、該発振器の出力と前記タイミング抽出
回路の出力とを入力して位相比較を行い、位相同期制御
信号を発生して前記発振器により出力される動作クロッ
クの周波数を制御するＰＬＬ（位相同期ループ）回路
と、前記発振器により出力される動作クロックを受け出
力側伝送フレームのオーバヘッドを挿入するタイミング
を指示する同期信号を出力するカウンタ回路と、前記複
数の入力端子毎に設けられ、入力する前記入力データを
受けて記憶し、前記カウンタ回路から前記同期信号を受
けた際、受けた前記同期信号に基いて所定の前記伝送フ
レームを形成して送出する複数のメモリ回路と、該メモ
リ回路から送出される複数のデータを受けて多重化し前
記発振器により受けた動作クロックに基いて前記出力端
子に出力する多重化回路とを備えることを特徴とする多
重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7051370A JP2870576B2 (ja) | 1995-03-10 | 1995-03-10 | 多重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7051370A JP2870576B2 (ja) | 1995-03-10 | 1995-03-10 | 多重化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251128A JPH08251128A (ja) | 1996-09-27 |
| JP2870576B2 true JP2870576B2 (ja) | 1999-03-17 |
Family
ID=12885063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7051370A Expired - Lifetime JP2870576B2 (ja) | 1995-03-10 | 1995-03-10 | 多重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870576B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4648151B2 (ja) | 2005-10-13 | 2011-03-09 | 富士通株式会社 | データ多重分離装置、データ多重分離方法およびデータ多重分離プログラム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266737A (ja) * | 1985-09-18 | 1987-03-26 | Kenwood Corp | 時分割多重伝送方式 |
| JPS63248238A (ja) * | 1987-04-03 | 1988-10-14 | Nec Corp | 中間中継器 |
| JPH02164146A (ja) * | 1988-12-16 | 1990-06-25 | Fujitsu Ltd | クロック切り分け回路 |
| JPH05292054A (ja) * | 1992-04-16 | 1993-11-05 | Matsushita Electric Ind Co Ltd | 多重装置 |
-
1995
- 1995-03-10 JP JP7051370A patent/JP2870576B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6266737A (ja) * | 1985-09-18 | 1987-03-26 | Kenwood Corp | 時分割多重伝送方式 |
| JPS63248238A (ja) * | 1987-04-03 | 1988-10-14 | Nec Corp | 中間中継器 |
| JPH02164146A (ja) * | 1988-12-16 | 1990-06-25 | Fujitsu Ltd | クロック切り分け回路 |
| JPH05292054A (ja) * | 1992-04-16 | 1993-11-05 | Matsushita Electric Ind Co Ltd | 多重装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08251128A (ja) | 1996-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5429867B2 (ja) | 通信装置および網同期方法 | |
| JP3635001B2 (ja) | 同期クロックを発生させるための回路 | |
| JP2870576B2 (ja) | 多重化方式 | |
| US7301896B2 (en) | Redundant changeover apparatus | |
| JP3199693B2 (ja) | ビット位相同期回路 | |
| JP2507678B2 (ja) | 時分割多重分離装置 | |
| KR100198785B1 (ko) | 시간정보 관리를 위한 주파수 정보 전송 장치 및 전송 방법 | |
| JP3119956B2 (ja) | 多重クロック伝送方法および装置 | |
| JP3110084B2 (ja) | 受信タイミング制御装置 | |
| JP3099953B2 (ja) | 同期回路 | |
| JP3527115B2 (ja) | 非同期信号重畳装置及び分離装置 | |
| JP2504028B2 (ja) | 中継装置 | |
| JP2965321B2 (ja) | Ｓｄｈ用ｓｏｈ終端回路 | |
| JPH05175950A (ja) | フレーム同期方式 | |
| JPS6360636A (ja) | 多重分離方式 | |
| JP3411197B2 (ja) | 回線終端装置 | |
| JP4834405B2 (ja) | データ送信装置、データ受信装置 | |
| JP2943680B2 (ja) | 物理層処理装置 | |
| JPH0546361Y2 (ja) | ||
| JPH10336131A (ja) | バルク伝送装置及びバルク伝送方法 | |
| JPH0964855A (ja) | 遅延挿脱回路及び該回路を備えるデータ通信装置 | |
| JPH03203427A (ja) | 位相同期クロック発生回路 | |
| JPH05219038A (ja) | 伝送装置位相補償タイミング再生方式 | |
| JPH08331087A (ja) | スタッフ同期回路 | |
| JP2003018136A (ja) | 伝送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981202 |