KR100468577B1 - 이중화시스템의 클럭 및 프레임동기신호 안정장치 - Google Patents

이중화시스템의 클럭 및 프레임동기신호 안정장치 Download PDF

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Abstract

본 발명은 이중화 시스템의 액티브측 메인 프로세서에 기준 클럭신호를 생성하는 OSC와, 이 OSC로부터 입력된 기준클럭신호를 분주하여 시스템 클럭신호를 생성하여 슬레이브들에 공급하는 위상동기루프인 PLL과, 상기 액티브와 스텐바이측의 PLL로부터 각각 입력되는 클럭신호를 이용하여 시스템 클럭신호를 생성하여 슬레이브들에 공급하는 시스템 클럭부와, 상기 액티브와 스텐바이측의 시스템 클럭부로부터 각각 입력되는 클럭신호를 이용하여 프레임 동기신호를 생성하여 슬레이브들에 공급하는 시스템 클럭부와, 상기 OSC와 시스템 클럭부의 출력을 선택해주는 전환스위치로 이루어진 이중화시스템의 클럭 및 프레임동기신호 안정장치를 제공한다.
상기와 같은 본 발명은 이중화시스템의 메인 프로세서에 이중화로 교차 연결된 시스템클럭부와 프레임동기부가 액티브와 스텐바이 모드상태에 따라 시스템클럭신호와 프레임동기신호를 동일하게 처리하여 슬레이브로 공급하도록 하므로써, 절체시 스텐바이 메인 프로세서가 액티브 메인 프로세서와 동일한 클럭과 프레임동기신호로 동작되게 되므로 그에 따라 이중화시스템의 절체에 따른 클럭의 위상 변화와 프레임 동기의 손실을 제거할 수 있다.

Description

이중화시스템의 클럭 및 프레임동기신호 안정장치{clock and frame sync signal stability device of the duplex system}
본 발명은 이중화시스템의 클럭 및 프레임동기신호 안정장치에 관한 것으로, 특히 이중화시스템의 메인 프로세서에 이중화로 교차 연결된 시스템클럭부와 프레임동기부가 액티브와 스텐바이 모드상태에 따라 시스템클럭신호와 프레임동기신호를 동일하게 처리하여 슬레이브로 공급하도록 하므로써, 절체시 스텐바이 메인 프로세서가 액티브 메인 프로세서와 동일한 클럭과 프레임동기신호로 동작되게 되므로 그에 따라 이중화시스템의 절체에 따른 클럭의 위상 변화와 프레임 동기의 손실을 제거할 수 있는 이중화시스템의 클럭 및 프레임동기신호 안정장치에 관한것이다.
일반적으로 전송기술은 1910년대 나선 반송으로 시작하여 아날로그 전송기술로 그리고 디지털 전송기술의 형태로 발전되어 왔으며, 후에 이러한 디지털 전송기술은 1960년대 1.544Mbps 전송속도를 갖는 D1 채널 뱅크의 개발을 효시로 발전하였다. 더욱이, 상기와 같은 디지털 기술은 1970년대 중반 교환기술분야에 응용되어 No. 4 ESS라는 디지털 중계교환기를 출현하게 하여 유선전송시스템의 다중화에 혁신을 가져왔다. 이에더하여, 상기 디지털 전송방식은 광케이블을 전송매체로 사용하는 광전송 방식으로 발전하였으며, 현재는 이를 근간으로 하여 비동기식인 PDH 전송시스템에서 동기식인 SDH 전송시스템으로 변화하고 있는 추세에 있다.
그런데, 상기와 같은 교환기시스템들에는 통상 내부 장치들의 불안정으로 인해 호의 끊김이나 또는 시스템의 오류를 방지하기 위해 도 1에 도시된 바와같이 버스라인을 통해 액티브와 스텐바이측으로 나누어 구성되는 마스터장치인 메인 프로세서(70A-B)와, 이 메인 프로세서(70A-B)로부터 시스템 클럭과 프레임동기신호를 입력받아 동작되는 다수의 슬레이브장치(71A-N)를 구성하는 각종 보드 예컨대, 호신호를 연결시켜주는 스위칭보드의 이중화로 구성된다.
그러면, 상기와 같은 종래 이중화시스템의 일례를 좀더 세부적으로 살펴보면, 슬레이브들(71A-N)과 이중화로구성된 액티브 메인 프로세서(70A)와 스텐바이 메인 프로세서(70B)에는 시스템 클럭과 프레임 동기신호를 생성하기 위한 구성요소들이 동일하게 이중화로 구성되어 있다.
즉, 상기 액티브와 스텐바이 메인 프로세서(70A-B)의 각각에는 기준 클럭신호를 생성하는 OSC(72A-B)와, 이 OSC(72A-B)로부터 입력된 기준클럭신호를 분주하여 시스템 클럭신호를 생성하여 슬레이브들(71A-N)에 공급하는 위상동기루프인 PLL(73A-B)과, 이 PLL(73A-B)의 시스템 클럭신호를 이용하여 프레임 동기신호를 생성하여 슬레이브들(71A-B)에 공급하는 카운터(74A-B)가 구비된다.
그리고, 상기 PLL(73A-B)에는 상기 OSC(72A-B)로부터 입력된 기준 클럭신호와 종단에서 피드백된 신호의 위상차를 비교하여 그 위상차신호를 출력하는 PFD(75A-B)와, 이 PFD(75A-B)로부터 입력된 위상차신호를 로우패스필터링하여 전압차신호로 변환출력하는 LF(76A-B)와, 이 LF(76A-B)로부터 입력된 신호에 따라 시스템 클럭신호를 생성하는 VCXO(77A-B)로 이루어진다.
한편, 상기와 같은 종래 교환기에 적용되는 이중화시스템의 동작을 살펴보면, 먼저 시스템이 셋업될 경우 이중화시스템을 구성하는 메인 프로세서(70A-B)중 어느 하나가 액티브(ACTIVE)가 되고 그 나머지 하나는 스텐바이(STAND-BY)로 동작된다. 예컨대, 상기 메인 프로세서(70A)가 액티브로 설정되었다면 상기 메인 프로세서(70B)는 스텐바이로 설정된다. 그러면, 상기 액티브로 동작하는 메인 프로세서(70A)에서 시스템 클럭과 프레임 동기신호를 생성하게 되는데, 이때 상기 메인 프로세서(70A)의 PLL(73A)의 PFD(75A)가 OSC(72A)로부터 입력된 기준 클럭신호와 종단에서 피드백된 클럭신호의 위상차를 비교하고 그 비교신호를 LF(76A)로 입력시킨다. 그리고, 이 PLL(74A)의 LF(76A)는 입력된 PFD(75A)의 위상차신호를 전압차신호로 변환하여 VCO(77A)로 입력시킨다. 그러면, 이 VCO(77A)는 이 LF(76A)로부터 입력된 신호에 따라 시스템 클럭신호를 생성하여 슬레이브들(71A-N)을 구성하고 있는 각 보드 예컨대, 호를 연결하는 스위칭보드로 공급한다. 이와 동시에 상기 시스템 클럭신호는 카운터(74A)로도 입력되는데, 이 카운터(74A)는 프레임 동기가 8MHz TDM일 경우 256개의 시스템 클럭마다 한번씩 프레임 동기신호를 생성하여 각 슬레이브들(71A-N)에 공급한다. 따라서, 상기 슬레이브들(71A-N)은 상기 액티브된 메인 프로세서(70A)로부터 공급된 시스템 클럭과 프레임 동기신호에 따라 통상의 호처리기능을 수행한다.
그런데, 상기 과정중에 만약 액티브로 동작되던 메인 프로세서(70A)가 여러이유로 절체될 경우에는 현재의 액티브상태에 있는 메인 프로세서(70A)는 스텐바이가 되고 이전에 스텐바이 상태에 있던 메인 프로세서(70B)가 액티브가 되어 시스템 클럭과 프레임 동기신호를 각 슬레이브들(71A-N)에 공급하여 이중화시스템을 정상동작시킨다.
그러나, 상기와 같은 종래 이중화시스템은 공통 버스를 사용하여 액티브측과 스텐바이측으로 장치를 이중화하였으나 시스템을 구동시키는 시스템 클럭과 프레임 동기신호가 실제로 이중화되어있지 않기 때문에 액티브로 동작되던 메인 프로세서가 절체될 경우 시스템 클럭신호에 위상차가 발생되고 그에 따라 시스템 전체의 동작 안정성을 저하시키는 결점이 발생되었다.
뿐만아니라, 상기와 같은 종래 이중화시스템은 액티브로 동작되던 메인 프로세서가 절체될 경우 시스템 구조상 프레임 동기를 상실하게 되는데, 이때 새로이 액티브가 된 메인 프로세서로부터 프레임 동기신호를 받아야 하므로 그에 따라 시스템의 프레임 동기의 연계성이 결여되는 문제점이 있었다.
이에 본 발명은 상기와 같은 제반 문제점을 해결하기 위해 발명된 것으로, 이중화시스템의 메인 프로세서에 이중화로 교차 연결된 시스템클럭부와 프레임동기부가 액티브와 스텐바이 모드상태에 따라 시스템클럭신호와 프레임동기신호를 동일하게 처리하여 슬레이브로 공급하도록 하므로써, 절체시 스텐바이 메인 프로세서가 액티브 메인 프로세서와 동일한 클럭과 프레임동기신호로 동작되게 되므로 그에 따라 이중화시스템의 절체에 따른 클럭의 위상 변화와 프레임 동기의 손실을 제거할 수 있는 이중화시스템의 클럭 및 프레임동기신호 안정장치를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 액티브로 동작하던 메인 프로세서가 절체되더라도 동일한 클럭과 프레임동기신호로 스텐바이 메인 프로세서가 즉시 동작하게 되어 이중화시스템의 기능이 오동작되지 않으므로 그에 따라 이중화시스템의 동작 안정성도 상당히 향상되는 이중화시스템의 클럭 및 프레임동기신호 안정장치를 제공하는데 있다.상기와 같은 목적을 달성하기 위한 본 발명은 액티브측 메인 프로세서에 기준 클럭신호를 생성하는 OSC와, 이 OSC로부터 입력된 기준클럭신호를 분주하여 시스템 클럭신호를 생성하여 슬레이브들에 공급하는 위상동기루프인 PLL과, 상기 액티브와 스텐바이측의 PLL로부터 각각 입력되는 클럭신호를 이용하여 시스템클럭신호를 생성출력시키는 시스템 클럭부와, 상기 액티브와 스텐바이측의 시스템 클럭부로부터 각각 입력되는 시스템클럭신호를 이용하여 프레임 동기신호를 생성하여 슬레이브들에 공급하는 프레임 동기부와, 상기 OSC의 출력을 PLL의 입력으로 선택하여 특정 메인 프로세서를 액티브측 메인프로세서가 되게 하고 시스템클럭부의 출력을 PLL의 입력으로 선택하여 특정 메인 프로세서를 스텐바이측 메인 프로세서가 되게하는 전환스위치로 이루어진 이중화시스템의 클럭 및 프레임동기신호 안정장치를 제공한다.
도 1은 종래 이중화시스템을 설명하는 설명도.
도 2는 본 발명의 이중화시스템을 설명하는 설명도.
<부호의 상세한 설명>
1A-B : 메인 프로세서 2A-N : 슬레이브
3A-B : OSC 4A-B: PLL
5A-B : 시스템 클럭부 6A-B : 프레임 동기부
7A-B : 전환스위치 8A-B : 오알게이트
9A-B : DFF 10A-B: 주파수 체배기
11A-B: 카운터 12A-B: 오알게이트
13A-B: PFD 14A-B: LF
15A-B: VCO
이하, 본 발명을 첨부된 예시도면에 의거 상세히 설명한다.
본 발명 장치는 도 2에 도시된 바와같이 크게, 버스라인을 통해 액티브와 스텐바이측으로 나누어 구성되는 메인 프로세서(1A-B)와, 상기 메인 프로세서(1A-B)로부터 시스템 클럭과 프레임동기신호를 입력받아 동작되는 다수의 슬레이브장치(2A-N)를 구성하는 각종 보드 예컨대, 호신호를 연결시켜주는 스위칭보드의 이중화로 구성된다.
상기와 같은 본 발명의 액티브와 스텐바이 메인 프로세서(1A-B)의 각각에는 기준 클럭신호를 생성하는 OSC(3A-B)와, 이 OSC(3A-B)로부터 입력된 기준클럭신호를 분주하여 시스템 클럭신호를 생성하여 슬레이브들(2A-N)에 공급하는 위상동기루프인 PLL(4A-B)과, 상기 액티브와 스텐바이측의 PLL(4A-B)로부터 각각 입력되는 클럭신호를 이용하여 시스템 클럭신호를 생성출력시키는 시스템 클럭부(5A-B)와, 상기 액티브와 스텐바이측의 시스템 클럭부(5A-B)로부터 각각 입력되는 시스템클럭신호를 이용하여 프레임 동기신호를 생성하여 슬레이브들(2A-B)에 공급하는 프레임 동기부(6A-B)와, 상기 OSC(3A-B)와 시스템 클럭부(5A-B)의 출력을 선택해주는 전환스위치(7A-B)로 이루어진다.
그리고, 상기 시스템 클럭부(5A-B)는 PLL(4A-B)의 클럭신호와 이중화를 이루는 상대편 PLL(4A-B)의 클럭신호를 논리조합하여 출력하는 오알게이트(8A-B)와, 이 오알게이트(8A-B)로부터 입력된 클럭주파수신호의 듀티사이클을 보정하는 DFF(9A-B)와, 이 DFF(9A-B)의 출력주파수를 2체배하는 주파수 체배기(10A-B)로 이루어진다.
또한, 상기 프레임 동기부(6A-B)는 PLL(4A-B)의 클럭신호를 카운터하여 프레임 동기펄스를 생성하는 카운터(11A-B)와, 이 카운터(11A-B)로부터 입력된 프레임동기 펄스와 이중화를 이루는 상대편 카운터(11A-B)로부터 입력된 프레임동기 펄스를 논리조합하여 출력하는 오알게이트(12A-B)로 이루어진다.
그리고, 상기 PLL(4A-B)에는 상기 OSC(3A-B)로부터 입력된 기준 클럭신호와 종단에서 피드백된 신호의 위상차를 비교하여 그 위상차신호를 출력하는 PFD(13A-B;phase frequency detector)와, 이 PFD(13A-B)로부터 입력된 위상차신호를 로우패스필터링하여 전압차신호로 변환출력하는 LF(14A-B)와, 이 LF(14A-B)로부터 입력된 신호에 따라 시스템 클럭신호를 생성하는 VCXO(15A-B)로 이루어진다.
다음에는 상기와 같은 본 발명장치의 작용, 효과를 설명한다.
먼저, 종래 이중화장치와 마찬가지로 시스템이 셋업될 경우 이중화시스템을 구성하는 메인 프로세서(1A-B)중 어느 하나가 액티브(ACTIVE)가 되고 그 나머지 하나가 스텐바이(STAND-BY)모드로 설정되어 동작되는데, 예컨대, 상기 메인 프로세서(1A)가 액티브로 설정되었다면 상기 메인 프로세서(1B)는 스텐바이로 설정된다.
그러면, 상기 액티브로 동작하는 메인 프로세서(1A)에서 시스템 클럭과 프레임 동기신호를 생성하게 되는데, 이때 상기 메인 프로세서(1A)의 전환스위치(7A)는 스위칭접점을 OSC(3A)로 연결하게 되며, 반면에 상기 메인 프로세서(1B)의 전환스위치(7B)는 스위칭 접점을 시스템 클럭부(5B)로 연결한다.
따라서, 상기 메인 프로세서(1A)의 PLL(4A)의 PFD(13A)가 OSC(3A)로부터 전환스위치(7A)를 경유하여 입력된 기준 클럭신호와 VCO(15A)에서 피드백된 클럭신호의 위상차를 비교한 다음 그 비교신호를 LF(14A)로 입력시킨다. 그리고, 이 PLL(4A)의 LF(14A)에서는 입력된 PFD(13A)의 위상차신호를 전압차신호로 변환하여 VCO(15A)로 입력시킨다. 그러면, 이 VCO(15A)는 이 LF(14A)로부터 입력된 신호에 따라 시스템 클럭신호를 생성하여 이중화로 구성된 시스템 클럭부(5A)의 오알게이트(8A)와 상대편 시스템 클럭부(5B)의 오알게이트(8B)로 각각 입력시킨다.
이와 동시에 상기 메인 프로세서(1B)의 PLL(4B)의 PFD(13B) 역시 전환스위치(7B)를 경유하여 입력된 시스템 클럭부(5B)의 클럭신호와 VCO(15A)에서 피드백된 클럭신호의 위상차를 비교한 다음 그 비교신호를 LF(14B)로 입력시킨다. 그리고, 이 PLL(4B)의 LF(14B)에서는 입력된 PFD(13B)의 위상차신호를 전압차신호로 변환하여 VCO(15A)로 입력시킨다. 그러면, 이 VCO(15A)는 이 LF(14B)로부터 입력된 신호에 따라 시스템 클럭신호를 생성하여 이중화로 구성된 시스템 클럭부(5B)의 오알게이트(8B)와 상대편 시스템 클럭부(5A)의 오알게이트(8A)로 각각 입력시킨다.
따라서, 상기 시스템 클럭부(5A-B)들의 오알게이트(8A-B)는 액티브와 스텐바이측의 VCO(15A-B)로부터 각각 클럭이 입력되기 때문에 항상 동작하여 클럭신호를 DFF(9A-B)로 입력시킨다. 그러면, 이 DFF(9A-B)는 입력된 오알게이트(8A-B)의 듀티 사이클(DUTY CYCLE)의 차을 보정하여 주파수 체배기(10A-B)로 입력시키는데, 이때 이 DFF(9A-B)의 출력은 상기 오알게이트(8A-B)의 출력주파수의 1/2로 줄어들어 출력된다. 그러므로, 상기 주파수 체배기(10A-B)는 입력된 DFF(9A-B)의 주파수신호를 2체배하여 슬레이브들(2A-N)과 프레임 동기부(6A-B)에 시스템 클럭으로 공급한다.
환언하면, 상기 액티브측 OSC(3A)로부터 공급된 클럭이 PLL(4A)의 VCO(15A)를 경유하여 출력되는데. 이때 이 액티브측 VCO(15A)의 클럭신호가 상대편 스텐바이측의 시스템 클럭부(5B)의 오알게이트(8B)로도 동일하게 공급되어 스텐바이측의 시스템 클럭으로 사용되므로 전체적으로 볼 때 액티브측의 시스템 클럭에 의해 액티브측과 스텐바이측이 모두 동기상태로 동작되는 것이다.
한편, 상기 시스템 클럭부(5A-B)의 각 시스템 클럭신호는 해당 프레임 동기부(6A-B)의 오알게이트(12A-B)로 각각 입력되는데, 즉, 액티브측 시스템 클럭부(5A)의 시스템 클럭신호는 액티브측 카운터(11A)로, 스텐바이측 시스템 클럭부(5B)의 시스템 클럭신호는 스텐바이측 카운터(11B)로 각각 입력된다. 그러면, 이 카운터(11A-B)의 각각은 프레임 동기가 8MHz TDM일 경우 256개의 시스템 클럭마다 한번씩 프레임 동기신호를 생성하여 해당 프레임 동기부(6A-B)의 오알게이트(12A-B)로 입력시키게 되는데, 이때 상기 시스템 클럭부(5A-B)들도 상대편 프레임 동기부(6A-B)의 오알게이트(12A-B)로 시스템클럭신호를 각각 교차입력시킨다. 그러면, 이 프레임 동기부(6A-B)의 각각은 입력된 신호들을 조합하여 프레임동기신호를 생성하여 각 슬레이브들(2A-N)에 각각 공급한다. 따라서, 상기 슬레이브들(2A-N)은 상기 액티브된 메인 프로세서(1A)로부터 공급된 시스템 클럭과 프레임 동기신호에 따라 통상의 호처리기능을 수행한다. 이때, 상기 슬레이브들(2A-N)은 액티브측과 동기된 스텐바이측 메인 프로세서(1B)로부터도 시스템 클럭과 프레임 동기신호를 공급받는다.
따라서, 만약 상기 과정중에 액티브로 동작되던 메인 프로세서(1A)가 여러이유 예컨대, 메인 프로세서(1A)의 고장같은 이유로 절체될 경우에, 현재의 액티브상태에 있던 메인 프로세서(1A)는 스텐바이가 되고 이전에 스텐바이 모드로 있던 메인 프로세서(1B)가 바로 액티브모드로 전환되어 각 슬레이브들(2A-N)에 시스템 클럭과 프레임 동기신호를 공급한다.
이때, 상기 액티브모드로 전환된 메인 프로세서(1B)는 이전에 액티브측의 메인 프로세서(1A)의 동작과 동일한 과정을 거쳐 동작된다.
그러므로, 현재 액티브 모드로 동작되던 마스터장치가 어떤 이유로 절체되더라도 스텐바이 모드로 동작되던 메인 프로세서가 현재 액티브 모드로 동작되는 메인 프로세서와 항상 동기상태에 있기 때문에 슬레이브들(2A-N)에서는 항상 동일한 시스템클럭과 프레임 동기신호를 공급받는 것이므로 이에 따라 시스템이 안정화된다.
이상 설명에서와 같이 본 발명은 이중화시스템의 마스터장치에 이중화로 교차 연결된 시스템클럭부와 프레임동기부가 액티브와 스텐바이 모드상태에 따라 시스템클럭신호와 프레임동기신호를 동일하게 처리하여 슬레이브로 공급하도록 하므로써, 절체시 스텐바이 메인 프로세서가 액티브 메인 프로세서와 동일한 클럭과 프레임동기신호로 동작되게 되므로 그에 따라 이중화시스템의 절체에 따른 클럭의 위상 변화와 프레임 동기의 손실을 제거할 수 있는 장점이 있다.
또한, 본 발명에 의하면, 액티브로 동작하던 메인 프로세서가 절체되더라도 동일한 클럭과 프레임동기신호로 스텐바이 메인 프로세서가 즉시 동작하게 되어 이중화시스템의 기능이 오동작되지 않으므로 그에 따라 이중화시스템의 동작 안정성도 상당히 향상되는 효과도 있다.

Claims (3)

  1. 버스라인을 통해 액티브와 스텐바이로 나누어 구성되는 메인 프로세서를 가지는 이중화시스템에 있어서,
    상기 액티브측 메인 프로세서에 기준 클럭신호를 생성하는 OSC와, 이 OSC로부터 입력된 기준클럭신호를 분주하여 시스템 클럭신호를 생성하여 슬레이브들에 공급하는 위상동기루프인 PLL과, 상기 액티브와 스텐바이측의 PLL로부터 각각 입력되는 클럭신호를 이용하여 시스템클럭신호를 생성출력시키는 시스템 클럭부와, 상기 액티브와 스텐바이측의 시스템 클럭부로부터 각각 입력되는 시스템클럭신호를 이용하여 프레임 동기신호를 생성하여 슬레이브들에 공급하는 프레임 동기부와, 상기 OSC의 출력을 PLL의 입력으로 선택하여 특정 메인 프로세서를 액티브측 메인프로세서가 되게 하고 시스템클럭부의 출력을 PLL의 입력으로 선택하여 특정 메인 프로세서를 스텐바이측 메인 프로세서가 되게하는 전환스위치로 이루어진 것을 특징으로 하는 이중화시스템의 클럭 및 프레임동기신호 안정장치.
  2. 제1항에 있어서, 상기 시스템클럭부는 PLL의 클럭신호와 이중화를 이루는 상대편 PLL의 클럭신호를 논리조합하여 출력하는 오알게이트와, 상기 오알게이트로부터 입력된 클럭주파수신호의 듀티사이클을 보정하는 DFF와, 상기 DFF의 출력주파수를 2체배하는 주파수 체배기로 이루어진 것을 특징으로 하는 이중화시스템의 클럭 및 프레임동기신호 안정장치.
  3. 제1항에 있어서, 상기 프레임 동기부는 PLL의 클럭신호를 카운터하여 프레임 동기펄스를 생성하는 카운터와, 상기 카운터로부터 입력된 프레임동기 펄스와 이중화를 이루는 상대편 카운터로부터 입력된 프레임동기 펄스를 논리조합하여 출력하는 오알게이트로 이루어진 것을 특징으로 하는 이중화시스템의 클럭 및 프레임동기신호 안정장치.
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