KR100222406B1 - 이중화 구조를 가지는 클럭 동기 장치 및 이중화 구현 방법 - Google Patents

Abstract

본 발명은 이중화된 클럭 장치의 사용시 두 장치의 상태 전환시에도 출력 클럭의 품질 안정을 유지할 수 있도록 구성된 클럭 동기 장치에 관한 것으로서,

고정도의 클럭을 발생시키는 디지털 위상 비교기부와; 상기 위상 디지털 비교기부에서 공급되는 출력 클럭의 위상을 맞추는 위상 비교기; 동기된 클럭을 발생시키는 VCXO; 상기 VCXO에서 출력되는 스위칭 클럭의 지터 및 원더를 감소시키기 위한 버퍼부; 상기 VCXO의 출력 클럭을 이용하여 셀 동기 신호를 발생시키는 PLD; 상기 PLD로부터 수신되는 셀 동기 신호의 지터 및 원더를 감소시키기 위한 버퍼부; 상기 버퍼부로부터 스위칭 클럭과 셀 동기를 수신하여 각 스위칭 장치 및 가입자 장치에 클럭을 분배하는 기능을 하는 클럭 구동부; 이중화 제어 신호와 각 모듈의 상태 신호를 발생시키는 상태 신호 발생기 및 이중화 제어 블럭으로 구성되는 두개의 모듈; 상기 두 모듈의 디지털 위상 비교부 사이에서 망 기준 클럭을 전달하기 위한 버스 및 상기 두 모듈의 상태 신호 발생기 및 이중화 제어 블럭사이에서 셀 동기 신호를 전달하기 위한 버스선을 포함하여 이루어지는 것을 특징으로 한다.

Description

이중화 구조를 가지는 클럭 동기 장치 및 이중화 구현 방법

본 발명은 이중화 구조를 가지는 클럭 동기 장치 및 이중화 구현 방법에 관한 것으로, 특히 이중화된 클럭 장치를 이용하여 장애 상태 발생 또는 소프트웨어 절체 및 보드의 실장 및 탈장시 스위치 모듈 및 각 가입자 장치의 셀 손실을 방지하고 출력 클럭의 품질 안정을 유지하기 위한 망 동기된 클럭 장치의 이중화 구현 방법 및 장치에 관한 것이다.

일반적으로 비동기 전송 모드(Asynchronization Transfer Mode: 이하 ATM이라 약칭한다.) 통신 시스템에서는 신뢰성(reliability)과 견고성(survivability)을 보장하기 위하여 같은 동작을 하는 두개의 모듈을 이용하는 이중화 시스템을 사용한다.

상기 두 모듈 중 하나는 활성(Active) 모듈로 동작하고, 다른 하나는 대기(Stand-by) 모듈로 동작하여 실제적으로는 활성 모듈에 의해서 통신 서비스를 지원하고, 통신 시스템의 장애 또는 통신로의 장애 등이 발생하여 더이상 활성 모듈이 정상 동작할 수 없을 경우, 활성 모듈에 대한 권한을 대기 모듈에게 건네주어, 연속적으로 통신 서비스를 제공하게 된다.

현재 하나의 이중화 모듈이 활성 상태(Active State)이고, 다른 이중화 모듈이 대기 상태(Standby State)라고 가정하였을 경우, 활성 모듈에서 장애가 발생하면 활성 모듈의 핸드 쉐이크(Hand-shake) 제어부는 대기 모듈의 핸드 쉐이크 제어부로 장애 발생을 알리게 된다.

장애 발생 신호를 감지한 대기 상태 모듈의 핸드 쉐이크 제어부에서는, 인터럽트 제어부가 인터럽트를 발생시키기 위한 조건을 제공한다. 그러면, 인터럽트 제어부는 대기 모듈의 주제어부로 인터럽트를 발생시켜 활성 상태 모듈에 장애가 발생하였다는 사실을 알려준다.

대기 상태 모듈에서는 인터럽트 제어부로부터 인터럽트가 발생되면, 핸드쉐이크 제어부에서 제공하는 정보를 바탕으로 어떤 종류의 장애인지를 분석하고 비활성 상태에 있는 이중화 모듈을 활성 상태로 절체(Switch-over)할 것인가를 결정하게 된다.

이렇게 하면 활성 모듈은 활성 상태에서 비활성 상태로 절체 되고, 대기 상태에 있던 이중화 모듈을 활성 상태로 절체 한다.

상기와 같은 이중화는, 특히 네트워크 시스템을 이루고 있는 각 네트워크 요소간에 동기를 맞추기 위해 사용되는 클럭 동기 장치에 구현될 때 매우 정교한 동작을 요구한다.

도 1 은 종래의 망 동기된 클럭 동기 장치의 이중화 모듈의 구성도를 나타낸 것이다.

도시된 바와 같이, 종래의 이중화 방법은 시스템에 안정하게 클럭을 공급하기 위하여, 한 모듈 내에 같은 기능을 하는 두개의 클럭 장치가 활성/대기 제어 방식으로 설정되어 있다.

동작 상태 모듈의 클럭 장치는 수정 발진기로부터 발생된 클럭을 버퍼를 통해서 저장해 두었다가, 클럭 구동부에 의해서 스위치 장치나 가입자 장치로 공급한다.

동작 상태 모듈에 장애가 발생한 경우, 상태 신호 발생기 및 이중화 제어 신호 발생기가 해당 장애를 감지하여, 대기 상태 모듈의 클럭 장치로 장애 발생을 전달한다.

그러면 대기 모듈의 상태 신호 발생기 및 이중화 제어 신호 발생기가 해당 장애를 인식하여 대기 상태의 클럭 장치를 동작시킨다.

상기된 바와 같이 시스템은, 두 개의 장치에 전원이 인가되는 순간부터 두개의 장치 중 어떠한 모듈을 활성 상태로 동작시킬 것인지를 결정하고, 나머지 하나는 대기 상태로 결정되어 동작하게 된다.

상기와 같이 결정된 활성/대기 상태로 클럭 장치는 이중화 동작을 수행한다.

대기 상태의 클럭 장치는, 활성 상태에 있는 모듈에 장애가 발생하거나 소프트웨어 절체 및 보드의 실장 또는 탈장 등으로 인한 상태의 변화시 발생할 수 있는 시스템의 클럭 불안정을 해소하기 위해서 항상 활성 상태의 장치에 종속되어 동작한다.

상기 클럭 장치는 디지털 처리 위상 동기 루프(Digital Processing Phase Locked Loop: 이하 DL-PLL이라 칭한다.)방법으로 시스템내의 각 가입자 장치로 상위 계층의 고품질 기준 클럭 장치에 동기시킴으로써, 클럭 장치의 절체 시에도 안정된 망 동기 클럭을 분배할 수 있도록 한다.

또한 상대 장치의 이상시 절체를 대비하여 상대 장치의 클럭 및 프로세서의 이상 여부와 탈장 신호등의 신호를 감시하여, 장애가 감지되면 상태 절체를 수행하여 시스템에 장애가 없도록 한다.

종래의 망동기된 클럭 장치의 이중화 구조는 두 모듈간의 절체 시간이 한 셀 주기 이내인 150 ns동안에 클럭 스위칭이 발생하는 경우에는 셀 데이터의 손실이 발생하지 않는다.

그러나, 동작하는 활성 시스템의 보드를 강제로 탈장하는 경우에는 실제적으로 절체 타이밍 시간이 2~3ms 이상의 상태 전환의 공백기가 생기게 된다.

그러면 이중화된 두 장치 모두 대기 상태로 되어 클럭 장치에서 시스템 클럭이 발생되지 않아 셀 데이터가 심각하게 손상되는 시스템 장애를 유발시키는 경우가 발생하게 된다.

즉, 한 셀 주기내의 절체 타이밍을 가지는 경우에는 클럭 장치로부터 시스템 클럭을 수신하는 스위치 장치에서 절체 시에 발생하는 셀 데이터의 오류를 초기화할 수 있지만, 2 ~ 3 ms정도의 절체 타이밍을 가지는 경우 1000개 이상의 셀이 손실되어 스위치 모듈의 셀 데이터 흐름에 심각한 영향을 주어 전체 시스템의 데이터 흐름에 영향을 줄 수 있다.

이중화 구조를 가지는 클럭장치에서 대기 상태 모듈은, 활성 상태 모듈에서 장애가 발생하거나 또는 소프트웨어 절체 및 보드의 실장/탈장 등으로 인한 상태의 변환시 발생할 수 있는 시스템 클럭을 수신하여, 클럭 장치 내에 구현된 DL-PLL 방법으로 시스템내의 각 가입자 장치로 상위 계층의 고품질 클럭 공급 장치에 동기시켜 클럭 장치의 절체 시에도 안정된 전송용 클럭을 분배하게 되어 있다.

ATM의 스위칭 네트워크에서는 비트 및 셀 타이밍을 필요로 한다.

그러나 시스템 스위칭 클럭인 20.54 MHz는, 클럭 장치내의 전압 제어 수정 발진기(Voltage Controlled Crystal Oscillator: 이하 VCXO라 칭한다.)를 이용하여 망동기가 안된 상태로 시스템 내 스위칭 클럭으로 분배되고, 셀 동기(Cell Synchronization) 또한 상위의 클럭을 기준으로 계수하여 스위칭 클럭과 함께 시스템내의 각 장치에 분배한다.

상기와 같은 방법을 사용하는 클럭 장치의 스위칭 클럭 및 셀 동기 신호는 활성 상태 모듈에서는 장치의 활성/대기 신호에 의해서 분배된다.

그러나 대기 신호시는, 장치내의 클럭 구동기단에서 막혀 있다가 모듈의 절체시 대기 상태이던 자신이 활성 상태가 되면서 바로 클럭 및 셀 동기 신호가 분배된다.

그러면 활성/대기 상태의 장치의 위상이 서로 동기되어 있지 않는 상태이므로, 스위칭 타이밍이 짧더라도 셀 데이터가 손실될 여지는 항상 갖고 있게된다.

따라서 본 발명은 상기한 바와 같은 종래의 문제점들을 해결하기 위하여,

프로그래머블 로직 디바이스(Programmable Logic Device:이하 PLD라 칭한다.)를 이용하여 활성/대기 상태의 클럭 장치간에 주고받는 이중화 신호를 하드웨어적으로 구현하여, 클럭 장치로부터 시스템 클럭을 수신하는 스위치 장치에서 절체 시에 발생하는 절체 시간을 한 셀 간격 이하로 줄여줄 수 있는 방법 및 장치를 제공하는 것을 목적으로 한다.

도 1 은 종래 기술에 의한 클럭 동기 장치를 나타낸 이중화 블럭도.

도 2 는 본 발명에 의한 이중화 구조를 가지는 클럭 동기 장치를 나타낸 블럭도.

도 3 은 도 1 의 디지털 위상 비교기부를 나타낸 블럭도.

도 4 는 본 발명에 의한 클럭 동기 장치의 이중화 구현 방법을 나타낸 흐름도.

도 5 는 이중화 모듈의 실장 및 탈장시 PLD로 구현된 상태 전환 보상 타이밍도

* 도면의 주요부분에 대한 부호의 설명

110 : 디지털 위상 비교기부

120 : 위상 비교기

130 : 전압 수정 발진기(VCXO)

140,160 : 버퍼

150 : PLD

170 : 클럭 구동부

180 : 상태 신호 발생기 및 이중화 제어 블럭(PLD)

상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 장치는,

궤환되는 자체 루프의 출력 클럭과 상위의 기준 클럭과의 주파수차를 통계적인 처리 과정에 의해서 고정도의 클럭을 발생시키는 디지털 위상 비교기부와; 상기 위상 디지털 비교기부에서 공급되는 4 KHz클럭과 VCXO의 출력 클럭을 아날로그 PLL 방법에 의해서 위상을 맞추는 위상 비교기와; 상기 위상 비교기의 출력을 입력으로 하여 동기된 클럭을 발생시키는 VCXO와; 상기 VCXO에서 출력되는 스위칭 클럭의 지터 및 원더를 감소시키기 위한 버퍼부와; 상기 VCXO의 출력 클럭을 이용하여 셀 동기 신호를 발생시키는 PLD와; 상기 PLD로부터 수신되는 셀 동기 신호의 지터 및 원더를 감소시키기 위한 버퍼부와; 상기 버퍼부로부터 전송된 클럭을 수신하여 각 스위칭 장치 및 가입자 장치에 클럭을 분배하는 기능을 수행하는 클럭 구동부와; 이중화 제어 신호와 각 모듈의 상태 신호를 발생시키는 상태 신호 발생기 및 이중화 제어 블럭으로 구성되는 두개의 모듈과; 상기 모듈의 디지털 위상 비교부사이의 기준 클럭 정보를 전송하기 위한 클럭 공급선과; 상기 모듈의 상태 신호 발생기 및 이중화 제어 신호 블럭사이의 셀 동기 신호를 공급하기 위한 버스선으로 구성됨을 특징으로 한다.

또한 상기한 바와 같은 목적을 달성하기 위한 본 발명의 방법은,

첫 번째 시스템의 클럭 장치가 시스템을 구동하는 제 1 과정과; 두 번째 시스템의 클럭 장치가 시스템을 구동하는 제 2 과정과; 첫 번째 시스템의 클럭 장치가 자신의 상태를 감지하는 제 3 과정과; 상기 제 3 과정에서 활성 상태가 아니면 두 번째 시스템의 클럭 장치를 대기 상태로 만드는 제 4 과정과; 상기 제 3 과정에서 활성 상태이면 첫 번째 시스템의 클럭 장치를 동작 상태로 만드는 제 5 과정과; 첫 번째 시스템의 클럭 장치를 마스터로 동작시키는 제 6 과정과; 두 번째 시스템의 클럭 장치를 슬레이브로 동작시키는 제 7 과정과; 활성 상태인 시스템 장치에 이상 또는 탈장 조건이 발생한지의 여부를 감지하는 제 8 과정과; 이상/탈장 조건이 아닌 경우 상기 제 5 과정으로 돌아가는 과정과; 이상/탈장 조건이 만족된 경우 대기 상태 클럭 장치의 상태를 활성 상태로 전환하는 제 9 과정과; 이상/탈장 조건이 만족된 경우 활성 상태 클럭 장치의 상태를 전환하는 제 10 과정과; 활성 상태 클럭 장치의 상태를 탈장 상태 또는 대기 상태로 전환하는 제 11 과정과; 대기 상태로 전환된 클럭 장치를 슬레이브로 동작시키는 제 12 과정과; 활성 상태로 전환된 클럭 장치를 동작 상태로 만드는 제 13 과정과; 동작 상태가 된 클럭 장치를 마스터로 동작시키는 제 14 과정과; 마스터로 동작중인 클럭 장치에 장치 이상/탈장 조건이 발생한지의 여부를 감지하여 조건이 만족된 경우 상기 제 4 과정으로 돌아가고, 만족되지 않은 경우 상기 제 13 과정으로 돌아가는 제 15 과정을 포함하여 이루어지는 것을 특징으로 한다.

이중화 구조를 가지는 클럭 동기 장치는 활성 상태에서 대기 상태로의 전환시에 발생하는 절체 타이밍 시간을 한 셀 주기 2.726 ㎲ 이내인 150 ns이내로 전환 시간을 보장하여 셀 데이터 손실이 없도록 이중화 동작을 구현한다.

그러기 위해서는 대기/활성 상태의 상태 변화인 이중화 절체로 발생하는 시스템 스위칭 클럭 및 셀 동기 타이밍의 위한 변화로 인한 셀 데이터의 손실을 방지하여야 한다.

본 발명에 의한 이중화 구조를 가지는 클럭 동기 장치는 프로세서부, 디지털 위상 비교기, 망동기 클럭 수신 및 지터/원더 제거부, 망동기 클럭 분배부 및 이중화 제어부를 가지는 하나의 모듈을 두개로 구성하여 이루어진다.

상기의 이중화 모듈은 기능에 따라서 크게 망동기 클럭/셀 동기 생성부 및 분배부와 이중화 제어부의 세 가지로 나눌 수 있다.

망동기 클럭/셀 동기 생성부는 망 동기 클럭과 셀 동기 신호를 생성하는 부분으로 디지털 위상 비교부와 위상 비교기, VCXO와 PLD 및 버퍼부로 구성된다.

도 2 는 본 발명에 의한 이중화 구조를 가지는 망 동기 장치의 전체 구성도를 나타낸 것이다.

도시된 바와 같이, 궤환되는 자체 루프의 출력 클럭과 상위의 기준 클럭과의 주파수차를 통계적인 처리 과정에 의해서 고정도의 클럭을 발생시키는 디지털 위상 비교기부(110)와; 상기 위상 디지털 비교기부에서 공급되는 4 KHz클럭과 VCXO의 출력 클럭을 아날로그 PLL 방법에 의해서 위상을 맞추는 위상 비교기(120)와; 상기 위상 비교기의 출력을 입력으로 하여 동기된 클럭을 발생시키는 VCXO(130)와; 상기 VCXO에서 출력되는 스위칭 클럭의 지터 및 원더를 감소시키기 위한 버퍼부(140)와; 상기 VCXO의 출력 클럭을 이용하여 셀 동기 신호를 발생시키는 PLD(150)와; 상기 PLD로부터 수신되는 셀 동기 신호의 지터 및 원더를 감소시키기 위한 버퍼부(160)와; 상기 버퍼부로부터 전송된 클럭을 수신하여 각 스위칭 장치 및 가입자 장치에 클럭을 분배하는 기능을 수행하는 클럭 구동부(170)와; 이중화 제어 신호와 각 모듈의 상태 신호를 발생시키는 상태 신호 발생기 및 이중화 제어 블럭으로 구성되는 두개의 모듈(180)과; 상기 모듈의 디지털 위상 비교부사이의 기준 클럭 정보를 전송하기 위한 클럭 공급선과; 상기 모듈의 상태 신호 발생기 및 이중화 제어 신호 블럭사이의 셀 동기 신호를 공급하기 위한 버스선으로 구성되어 있다.

도 3 은 상기 망 동기 장치의 디지털 위상 비교부(110)의 상세 블럭도를 나타낸 것이다.

도시된 바와 같이, 자체 루프 출력 클럭을 발생시키는 오븐화된 전접 제어 수정 발진기(Ovenized Voltage Controlled Crystal Oscillator: 이하 OVCXO라 칭한다.)(115)와; 상기 OVCXO의 출력 클럭을 n 분주하여 4 KHz의 클럭을 발생시키는 n 분주기(111); 상기 n 분주기의 출력 클럭과 상위의 고정도 기준 클럭을 비교하여 위상 오차를 보상한 후 고정도에 가까운 클럭을 생성하는 기능을 하는 위산 비교기(112); 상기 출력을 이용하여 계수 구간을 형성하는 기능을 하는 계수기(113); 시스템 버스를 통해 상기 계수기의 출력을 전송 받아 상기 OVCXO를 제어하는 제어 전압을 발생시키는 DA 변환기(114); 상기 구성요소들을 제어하는 기능을 하는 CPU(116) 및 상기 CPU에서 동작할 응용 프로그램을 저장하는 기능을 하는 ROM(Read Only Memory)(117) 및 RAM(Random Access Memory)(118)을 포함하여 구성되어 있다.

상기 도 2 및 도 3 을 참조하여 본 발명의 장치에 대하여 상세히 설명하면 다음과 같다.

상기와 같이 구성된 디지털 위상 비교부(110)는, 궤환되는 자체 루프 출력 클럭과 상위의 기준 클럭과의 주파수차 또는 기준 클럭의 장애 및 손실 상태를 검출하여 통계적인 처리 과정을 거쳐 자체의 클럭 장치 보다 상위의 안정도와 정확도가 높은 클럭 주파수와의 근접한 클럭을 발생시킨다.

동기 제어는 위상차 검출기에서 검출된 위상차 데이터를 근거로 하여 상위 클럭과의 위상차를 없애는 방향으로 장치내의 OVCXO(115)의 주파수를 조정함으로써 입력되는 클럭에 동기된 클럭을 발생시킨다.

상기 위상 비교기(120) 및 VCXO(130)는 시스템 클럭의 망동기를 위한 블럭으로 상기 디지털 위상 비교기부(110)로부터 입력되는 기준 클럭에 망동기된 클럭과 VCXO(130)로부터 출력된 출력 클럭을 위상 비교기(120)의 입력으로 하여 아날로그 PLL 방법에 의해서 위상을 맞추고, 출력 전압 V₀인 전압 레벨로 VCXO(130)의 클럭을 조정하여 동기를 맞춘다.

PLD 블럭(140)은 시스템 클럭을 분주하여 셀 동기를 만들고, 카운터 로직을 구현하여 위상 비교기(120)에 입력으로 하는 기본 주파수 4KHz로 분주한다.

버퍼부(150)(160)는 상기의 VCXO(130)와 PLD(140)에 의해서 발생한 스위칭 클럭(switching clock)과 셀 동기(cell sync) 신호의 지터 및 원더를 감소시키기 위한 장치로서 사용된다.

상기 망 동기 클럭 생성부/셀 동기 생성부(180)에서 얻어진 스위칭 클럭과 셀 동기 클럭을 분배하는 기능을 하는 클럭 구동기(clock driver)(170)는 상기의 버퍼로부터 입력되는 클럭을 각 스위칭 장치 또는 가입자 장치에 분배하는 기능을 한다.

또한 상기 클럭 구동기(170)에는 이네이블(Enable) 단자가 있어서, 이중화 동작시에 활성 상태 클럭 장치에서는 클럭을 출력하고, 대기 상태 클럭 장치에서는 클럭의 출력을 막아주는 역할을 한다.

이중화 제어부를 구성하는 상태 신호 발생기 및 이중화 제어 신호부(180)에서는 활성/대기 상태 모듈간의 서로의 장애를 감시하여 동작 신호를 발생시키고, 상기 동작신호는 각 모듈의 클럭 구동기를 제어하게 된다.

상기된 바와 같이, 본 발명에 의한 이중화 구조를 가지는 클럭 동기장치는 위상 동기를 위하여 대기 상태의 장치가 활성 상태의 장치에 종속되어 동작한다.

망 동기 클럭을 수신하도록 클럭 장치내에 구현된 디지털 위상 비교기 방법으로 상위 계층의 고품질 클럭 장치에 동기시켜, 클럭 장치의 절체시에도 안정된 시스템 스위칭 클럭인 20.54 MHz를 분배할 수 있도록 클럭 장치내에 VCXO를 추가하여 대기 상태의 장치가 활성 상태 장치의 위상 동기에 따라 가도록 한다.

셀 동기 또한 상위의 클럭에 망동기된 클럭을 기준으로 PLD를 이용하여 계수하고, 상기 활성 상태 클럭장치에서 대기 상태 클럭장치 측으로 전송되는 셀 동기 신호에 의해서 대기 상태 클럭 장치의 셀 동기를 맞추게 된다.

상기와 같은 동작에 의해서 동기된 셀 동기 신호와 스위칭 클럭을 이용하여 셀 스위칭 시스템과 시스템의 각 장치로 클럭을 공급하게된다.

클럭 장치의 스위칭 클럭 및 셀 동기 신호는 활성 상태 장치에서는 장치의 상태 신호 발생기에서 공급하는 활성/대기 신호에 의해서 동작하게 된다.

활성 상태 신호시는 클럭 드라이브에 의해서 분배되지만, 대기 상태 신호시는 장치내의 클럭 구동부 단에서 막혀 있다가 클럭 장치의 절체시에 대기 상태이던 자신이 활성 상태로 되면서 바로 클럭 및 셀 동기 신호가 분배된다.

이때 활성/대기 상태의 장치가 서로 위상 동기되어 있기 때문에 대기 상태로의 절체시에도 스위칭 타이밍이 하나의 셀 타임이내인 150 ns정도의 시간이 유지될 경우 셀 데이터 손실없이 클럭 장치의 절체가 가능하다.

대기 상태의 클럭 장치가 활성 상태의 클럭 장치로부터 들어오는 셀 동기 신호를 이용하여 동기를 맞추는 PLD의 구현 방법을 표 1 에 나타내었다.

EQUATIONS CSCNT0.CLK = CK20M; CSNT0 = !CSCNTLOAD&!CSYN&!CSANT0; CSNT1=CSCNTLOAD#!CSCNTLOAD&((!CSYN&CSCNT0)$(!CSYN&CSCNT1)); CSNT2=!CSCNTLOAD &((!CSYN&CSCNT0&CSCNT1)$(!CSYN&CSCNT2)); CSNT3=!CSCNTLOAD &((!CSYN&CSCNT0&CSCNT1&CSCNT2)$(!CSYN&CSCNT3)); CSNT4=!CSCNTLOAD&((!CSYN&CSCNT0&CSCNT1&CSCNT2&CSCNT3)$(!CSYN&CSCNT4)); CSNT5=!CSCNTLOAD&((!CSYN&CSCNT0&CSCNT1&CSCNT2&CSCNT3&CSCNT4)$(!CSYN&CSCNT5)); CSYN=!CSCNT0&CSCNT1&CSCNT2&CSCNT3&CSCNT4&CSCNT5; SYNCOK.CLK = CK20M; 0SYNC1D = 0SYNC ; CSCNTLOAD = !AS &0SYNC1D&!SYNCOK; SYNCOK=(!0SYNC&SYNCOK)#(0SYNC&CSCNT0&CSCNT1&CSCNT2&CSCNT3&CSCNT4&CSCNT5); END

도 4 는 본 발명에 의한 이중화 구조를 가지는 클럭 동기 장치의 이중화 동작을 나타내는 흐름도이다.

도시된 바와 같이, 첫 번째 시스템의 클럭 장치가 시스템을 구동하는 과정(s01)과; 두 번째 시스템의 클럭 장치가 시스템을 구동하는 과정(s02)과; 첫 번째 시스템의 클럭 장치가 자신의 상태를 감지하는 과정(s03)과; 상기 과정(s03)에서 활성 상태가 아니면 두 번째 시스템의 클럭 장치를 대기 상태로 만드는 과정(s04)과; 상기 과정(s03)에서 활성 상태이면 첫 번째 시스템의 클럭 장치를 동작 상태로 만드는 과정(s05)과; 첫 번째 시스템의 클럭 장치를 마스터로 동작시키는 과정(s06)과; 두 번째 시스템의 클럭 장치를 슬레이브로 동작시키는 과정(s07)과; 활성 상태인 시스템 장치에 이상 또는 탈장 조건이 발생한지의 여부를 감지하는 과정(s08)과; 이상/탈장 조건이 아닌 경우 상기 과정(s05)로 돌아가는 과정과; 이상/탈장 조건이 만족된 경우 대기 상태 클럭 장치의 상태를 활성 상태로 전환하는 과정(s09)와; 이상/탈장 조건이 만족된 경우 활성 상태 클럭 장치의 상태를 전환하는 과정(s10)과; 활성 상태 클럭 장치의 상태를 탈장 상태 또는 대기 상태로 전환하는 과정(s11)과; 대기 상태로 전환된 클럭 장치를 슬레이브로 동작시키는 과정(s12)과; 활성 상태로 전환된 클럭 장치를 동작 상태로 만드는 과정(s13)과; 동작 상태가 된 클럭 장치를 마스터로 동작시키는 과정(s14)과; 마스터로 동작중인 클럭 장치에 장치 이상/탈장 조건이 발생한지의 여부를 감지하여 조건이 만족된 경우 상기 과정(s04)로 돌아가고, 만족되지 않은 경우 상기 과정(s13)으로 돌아가는 과정(s15)

이중화 동작에서는 활성 상태의 클럭 장치에 장애 상태 발생 또는 소프트웨어 정체 또는 활성 상태 모듈의 장치를 강제로 탈장하는 경우가 발생하는 것을 계속 감시하여야 한다.

시스템에 전원이 인가되면 BDID(BoarD IDentification) 신호에 의해서 이중화된 클럭 장치 중 어느 것이 먼저 활성 상태로 동작할 것인지를 결정한다. 상기 과정에서 BDID 신호가 로우 상태로 동작하는 장치를 활성 상태로 결정한다.

활성 상태 클럭 장치는 먼저 시스템을 구동(Power on)한 후, 자신의 상태가 활성 상태인지를 검사하게 된다.

상기 과정에서 활성 상태이면 망동기 생성부와 셀 동기 신호 생성부를 이용하여 망동기 신호와 셀 동기 신호를 생성한 후 대기 상태 클럭 장치에 이를 분배한다.

대기 상태 클럭 장치는 상기 과정에서 공급되는 기준 클럭과 셀 동기 신호를 이용하여 망 동기 위상을 맞추어 나간다.

상기 과정에서 어떠한 장애에 의해서 활성 상태로 동작하지 못하는 경우에는 대기 상태에 있는 대기 클럭 장치에게 이중화 신호를 전송하여 장애 사실을 알리게된다.

현재 모듈이 활성 상태이면 클럭 장치 동작 상태를 유지하고, 클럭 장치는 마스터 동작을 수행하여 망동기 클럭과 셀 동기 신호를 대기 상태 클럭 장치에 공급한다.

상기 과정 이후에 현재 활성 상태 모듈에 장치 이상 또는 탈장이 발생하는지를 검사한다. 상기 검사 과정에서 이상이 발생하지 않았을 경우 클럭 장치 동작 상태로 복귀하여 상기의 과정을 계속 수행하고, 이상이 발생하였을 경우 클럭 장치 상태 변환을 수행한다.

활성/대기 상태의 클럭 장치가 서로 위상 동기가 되어 있다고 할지라도 강제로 활성 상태 클럭 장치를 강제로 탈장하는 경우, 절체 타이밍이 2~3 ms 이상의 상태 변환의 공백기, 즉 탈장하는 활성 상태 클럭 장치와 대기 상태 클럭 장치 모두가 대기 상태가 되는 경우가 발생한다.

그렇기 때문에 연속적으로 시스템에 대한 클럭을 공급하지 못하기 때문에 셀 데이터가 심각하게 손실되는 시스템 장애를 유발하게된다.

상기와 같은 문제점을 해결하기 위하여 상호 클럭 장치의 이중화 제어 장치사이에서 이중화 신호를 주고받으면서, 탈장신호 또는 장애 신호 및 소프트웨어 절체 등의 상태를 감시하게된다.

본 발명에서는 상기와 같은 탈장시의 절체 타이밍 시간을 150 ns이하로 조절하는 것이 소프트웨어적으로는 불가능하기 때문에 최소한의 절체 타이밍을 얻을 수 있도록 이중화 신호를 PLD를 이용하여 하드웨어적으로 구현한다.

도 5 는 이중화 모듈의 실장 및 탈장시 PLD로 구현된 상태 전환 보상 타이밍 도를 나타낸 것이다.

도시된 바와 같이, 본 발명에 의한 이중화 구조를 가지는 클럭 장치에서 PLD에 의한 이중화 신호의 하드웨어 구현을 이용한 상태 절체 보상 타이밍 도를 나타내었다.

장치의 탈장시 발생하는 장치 탈장 신호에 의해서 상태 절체 조건이 발생하면 최종 상태 신호가 결정되기 전에 임시로 동작하는 보상 신호가 동작하여 탈장시에 발생하는 잡음 성분 신호에 의해서 발생하는 클럭 신호의 이상을 사전에 보상하여 안전하게 상태를 유지하도록 PLD를 이용하여 이중화 신호를 하드웨어적으로 구현하였다.

상기 PLD를 이용한 이중화 신호의 하드웨어 구현 방법에 의해서 동작하는 보드의 강제적인 탈장 또는 실장시에도 절체 타이밍 시간을 한 셀 타임 시간 간격보다 작은 150 ns이하로 할 수 있다.

AS 신호는 이중화된 보드의 최종 상태를 결정하는데 사용하는 신호이고, 이 신호에 따라서 클럭 장치의 절체 조건 및 시스템 클럭이 출력되거나 막히게 된다.

장치 탈장 신호는 클럭 장치가 활성/대기 상태에서 탈장시 시스템내의 백 패널에서 감지하는 탈장신호이다. 탈장시 가장 빠르게 상대편 장치에게 전해주는 신호를 사용하여, 탈장시 스위치 타이밍 시간을 최소화할 수 있다.

이 신호는 상태 절체 조건이 발생하면 타랑 신호로 최종 상태 신호가 결정되기 이전에 임시로 동작신호로 동작하여 탈장시에 발생할 수 있는 잡음 신호에 의한 시스템의 오동작을 사전에 방지함으로서 안전하게 상태를 유지하도록 한다.

하기에 실/탈장시 이중화 알고리즘의 PLD 식을 나타내었다.

표 2는 시스템에 전원을 인가할 때나 장애 발생을 감지하였을 경우, 동작 신호를 결정하는 식을 나타낸 것으로 M5, M2 및 BDID 신호에 의해서 결정된다.

EQUATIONS AS1=(M5&!M2)#(!M5&!M2&BDID)#(!M5&!M2&!BDID);

상기 M2 신호는 장치내의 동작/대기 상태의 장치에서 대기 상태의 장치가 동작 대기 상태의 장치에 동기를 맞추기 위해 공급하는 클럭의 장애 감지 신호로 사용된다.

장애가 발생하였을 경우 하이 상태로 동작하고, 정상시 또는 대기 상태의 장치에서 공급받은 클럭이 정상 시에는 로우 상태로 동작한다.

상기 M5 신호는 장치내의 시스템 클럭 장애 감시 신호로 사용되고, 장애 발생시에 하이 상태로 동작하고, 정상시에 로우 상태로 동작한다.

BDID 신호는 이중화를 위하여 두개의 장치를 하이 또는 로우 상태로 지정하여 전원이 켜진 후 하드웨어적으로 어느 것이 먼저 동작 상태로 시작할 것인지를 결정한다.

또한 BDID 신호는 상기에 설명하였듯이 전원이 인가되거나 장애 발생시 상태 결정이나 이중화 절체의 조건 변수로 사용될 수 있다.

표 3에 탈장전 상태 신호와 상기 동작 신호 결정식의 결과에 의해서 결정되는 절체 신호를 결정하는 식을 나타내었다.

act = as1 #(!nmact&!cdairq); AF_AS=(!act &!nmi);

도 5 의 (아)는 상기 AF_AS의 신호를 나타낸 것이다.

표 4는 최종 상태를 결정하는 AS 신호에 의해서 결정되는 전환 신호로서 두개의 클럭 장치에서 활성/대기 상태를 결정하는 식을 나타낸 것이다.

AS=(PR_as #af_as) &fail;

표 5는 상대 장치 탈장 신호에 의해서 활성 상태로의 절체가 이루어지는 동안의 임의 동작 시간 보상을 나타내는 식이다.

PACNT0.CLK = CK2M; PACNT0 = 0THPBA&!PACNT0; PACNT1 = (0THPBA&PACNT0)&&(0THPBA&PACNT1); PACNT2 = (0THPBA&PACNT0&PACNT1)&&(0THPBA&PACNT2); PACNT3 = (0THPBA&PACNT0&PACNT1&PACNT2)&&(0THPBA&PACNT3); PACNT4=(0THPBA&PACNT0&PACNT1&PACNT2&PACNT3)&&(0THPBA&PACNT4); PACNT5=(0THPBA&PACNT0&PACNT1&PACNT2&PACNT3&PACNT4)&&(0THPBA&PACNT5); PADE=PACNT0&PACNT1&PACNT2&PACNT3&PACNT4&PACNT5; 0THPBA.CLK=CK2M; 0THPBA=AF_AS;

도 5 의 (바)는 상기 PADE의 신호를 나타낸 것이다. 도 5 의 (마)는 상기 OTHPBA를 나타낸 것이다.

표 6는 상대 장치의 탈장을 알려주는 식을 나타낸 것이다.

PR_AS.PTCLK=0THCK; PR_AS.RE=PADE; PR_AS = !M5; AF_AS_D1.CLK = CK2M; AF_AS_D1 = AF_AS_D0; AF_AS_D0=AF_AS; AF_AS_D=AF_AS_D0 &!AF_AS_D1; 0THCK1.CLK=CK20M; 0THCK1 =DEL_PBA; 0THCK2=0THCK1; 0THCK = 0THCK1 & !0THCK2;

도 5 의 (사)는 상기 PR_AS를 나타낸 것이다. 도 5 의 (라)는 상기 AF_AS_D를 나타낸 것이다. 도 5 의 (가),(나),(다)는 각각 상기 OTHCK1, OTHCK2, OTHCK를 나타낸 것이다.

상기한 바와 같은 구성에 의한 본 발명은 디지털 위상 비교기를 사용하여 이중화된 활성/대기 상태 장치의 스위칭 클럭 및 셀 동기 신호를 동기 시킴으로써 장애 발생에 의한 이중화 절체가 발생하였을 경우, 위상 변화로 인한 셀 손실을 방지할 수 있다. 또한, 클럭 장치의 강제적인 실/탈장의 경우에도 활성/대기 상태 클럭 장치의 절체 타이밍 시간을 하나의 셀 타임 이하로 최소화하여 시스템 클럭이나 셀 데이터 흐름을 안전하게 보장하여 셀 손실을 방지할 수 있다.

Claims (7)

1. 궤환되는 자체 루프 출력 클럭과 상위의 기준 클럭과의 주파수차를 통계적인 처리 과정에 의해서 고정도의 클럭을 발생시키는 디지털 위상 비교기부;

   상기 위상 디지털 비교기부에서 공급되는 4 KHz클럭과 VCXO의 출력 클럭을 아날로그 PLL 방법에 의해서 위상을 맞추는 위상 비교기;

   위상 비교기의 출력을 입력으로 하여 동기된 클럭을 발생시키는 VCXO;

   상기 VCXO에서 출력되는 스위칭 클럭의 지터 및 원더를 감소시키기 위한 버퍼부;

   상기 VCXO의 출력 클럭을 이용하여 셀 동기 신호를 발생시키는 PLD;

   상기 PLD로부터 수신되는 셀 동기 신호의 지터 및 원더를 감소시키기 위한 버퍼부;

   상기 버퍼부로부터 스위칭 클럭과 셀 동기를 수신하여 각 스위칭 장치 및 가입자 장치에 클럭을 분배하는 기능을 하는 클럭 구동부;

   이중화 제어 신호와 각 모듈의 상태 신호를 발생시키는 상태 신호 발생기 및 이중화 제어 블럭으로 구성되는 두개의 모듈과

   상기 두 모듈의 디지털 위상 비교부사이에서 망 기준 클럭을 전달하기 위한 버스 및;

   상기 두 모듈의 상태 신호 발생기 및 이중화 제어 블럭사이에서 셀 동기 신호를 전달하기 위한 버스선을 포함하여 이루어지는 것을 특징으로 하는, 이중화 구조를 가지는 클럭 동기 장치.
2. 제 1 항에 있어서, 상기 디지털 위상 비교기부는,

   자체 루프 출력 클럭을 발생시키는 OVCXO와;

   상기 OVCXO의 출력 클럭을 n 분주하여 4 kHz의 클럭을 발생시키는 n 분주기와;

   상기 n 분주기의 출력 클럭과 상위의 고정도 기준 클럭을 비교하여 위상 오차를 보상한 후 고정도에 가까운 클럭을 생성하는 기능을 하는 위산 비교기;

   상기 출력을 이용하여 계수 구간을 형성하는 기능을 하는 계수기;

   상기 계수기의 출력을 이용하여 상기 OVCXO를 제어하는 제어 전압을 발생시키는 DA 변환기;

   계수기와 DA 변환기 사이의 데이터를 전송하는 기능을 하는 시스템 버스;

   상기 구성요소들을 제어하는 기능을 하는 CPU 및 응용 프로그램을 저장하는 기능을 하는 ROM 및 RAM을 포함하여 구성된 것을 특징으로 하는, 이중화 구조를 가지는 클럭 동기 장치.
3. 제 1 항에 있어서, 상기 클럭 구동기는,

   이중화 동작시에 이네이블 단자를 이용하여 활성 상태 클럭 장치에서는 클럭을 출력하고, 대기 상태 클럭장치의 클럭을 막아주는 기능을 수행하는 것을 특징으로 하는, 이중화 구조를 가지는 클럭 동기 장치.
4. 제 1 항에 있어서, 상기 대기 상태 클럭 장치는,

   활성 상태 클럭 장치에 종속되어 망동기 클럭과 셀 동기 클럭을 수신하여 동기를 맞추는 것을 특징으로 하는, 이중화 구조를 가지는 클럭 동기 장치.
5. 첫 번째 시스템의 클럭 장치가 시스템을 구동하는 과정(s01)과;

   두 번째 시스템의 클럭 장치가 시스템을 구동하는 과정(s02)과;

   첫 번째 시스템의 클럭 장치가 자신의 상태를 감지하는 과정(s03)과;

   상기 과정(s03)에서 활성 상태가 아니면 두 번째 시스템의 클럭 장치를 대기 상태로 만드는 과정(s04)과;

   상기 과정(s03)에서 활성 상태이면 첫 번째 시스템의 클럭 장치를 동작 상태로 만드는 과정(s05)과;

   첫 번째 시스템의 클럭 장치를 마스터로 동작시키는 과정(s06)과;

   두 번째 시스템의 클럭 장치를 슬레이브로 동작시키는 과정(s07)과;

   활성 상태인 시스템 장치에 이상 또는 탈장 조건이 발생한지의 여부를 감지하는 과정(s08)과;

   이상/탈장 조건이 아닌 경우 상기 과정(s05)로 돌아가는 과정과;

   이상/탈장 조건이 만족된 경우 대기 상태 클럭 장치의 상태를 활성 상태로 전환하는 과정(s09)와;

   이상/탈장 조건이 만족된 경우 활성 상태 클럭 장치의 상태를 전환하는 과정(s10)과;

   활성 상태 클럭 장치의 상태를 탈장 상태 또는 대기 상태로 전환하는 과정(s11)과;

   대기 상태로 전환된 클럭 장치를 슬레이브로 동작시키는 과정(s12)과;

   활성 상태로 전환된 클럭 장치를 동작 상태로 만드는 과정(s13)과;

   동작 상태가 된 클럭 장치를 마스터로 동작시키는 과정(s14)과;

   마스터로 동작중인 클럭 장치에 장치 이상/탈장 조건이 발생한지의 여부를 감지하여 조건이 만족된 경우 상기 과정(s04)로 돌아가고, 만족되지 않은 경우 상기 과정(s13)으로 돌아가는 과정(s15)을 포함하여 구성된 것을 특징으로 하는, 이중화 구조를 가지는 클럭 동기 장치의 이중화 구현 방법.
6. 제 5 항에 있어서,

   대기 상태의 클럭 장치가 활성 상태의 클럭 장치로부터 들어오는 셀 동기 신호를 이용하여 동기를 맞추는 PLD의 구현 방법은,

   EQUATIONS

   CSCNT0.CLK = CK20M;

   CSNT0 = !CSCNTLOAD&!CSYN&!CSANT0;

   CSNT1=CSCNTLOAD#!CSCNTLOAD&((!CSYN&CSCNT0)$(!CSYN&CSCNT1));

   CSNT2=!CSCNTLOAD &((!CSYN&CSCNT0&CSCNT1)$(!CSYN&CSCNT2));

   CSNT3=!CSCNTLOAD &((!CSYN&CSCNT0&CSCNT1&CSCNT2)$(!CSYN&CSCNT3));

   CSNT4=!CSCNTLOAD&((!CSYN&CSCNT0&CSCNT1&CSCNT2&CSCNT3)$(!CSYN&CSCNT4));

   CSNT5=!CSCNTLOAD&((!CSYN&CSCNT0&CSCNT1&CSCNT2&CSCNT3&CSCNT4)$(!CSYN&CSCNT5));

   CSYN=!CSCNT0&CSCNT1&CSCNT2&CSCNT3&CSCNT4&CSCNT5;

   SYNCOK.CLK = CK20M;

   0SYNC1D = 0SYNC ;

   CSCNTLOAD = !AS &0SYNC1D&!SYNCOK;

   SYNCOK=(!0SYNC&SYNCOK)#(0SYNC&CSCNT0&CSCNT1&CSCNT2&CSCNT3&CSCNT4&CSCNT5);

   END

   로 구현되는 것을 특징으로 하는, 이중화 구조를 가지는 클럭 동기 장치의 이중화 구현 방법.
7. 제 5 항에 있어서, 상기 이중화는, 하기와 같은 PLD 식,

   EQUATIONS

   AS1=(M5&!M2)#(!M5&!M2&BDID)#(!M5&!M2&!BDID);

   act = as1 #(!nmact&!cdairq);

   AF_AS=(!act &!nmi);

   AS=(PR_as #af_as) &fail;

   PACNT0.CLK = CK2M;

   PACNT0 = 0THPBA&!PACNT0;

   PACNT1 = (0THPBA&PACNT0)&&(0THPBA&PACNT1);

   PACNT2 = (0THPBA&PACNT0&PACNT1)&&(0THPBA&PACNT2);

   PACNT3 = (0THPBA&PACNT0&PACNT1&PACNT2)&&(0THPBA&PACNT3);

   PACNT4=(0THPBA&PACNT0&PACNT1&PACNT2&PACNT3)&&(0THPBA&PACNT4);

   PACNT5=(0THPBA&PACNT0&PACNT1&PACNT2&PACNT3&PACNT4)&&(0THPBA&PACNT5);

   PADE=PACNT0&PACNT1&PACNT2&PACNT3&PACNT4&PACNT5;

   0THPBA.CLK=CK2M;

   0THPBA=AF_AS;

   PR_AS.PTCLK=0THCK;

   PR_AS.RE=PADE;

   PR_AS = !M5;

   AF_AS_D1.CLK = CK2M;

   AF_AS_D1 = AF_AS_D0;

   AF_AS_D0=AF_AS;

   AF_AS_D=AF_AS_D0 &!AF_AS_D1;

   0THCK1.CLK=CK20M;

   0THCK1 =DEL_PBA;

   0THCK2=0THCK1;

   0THCK = 0THCK1 & !0THCK2;

   에 의하여 구현되는 것을 특징으로 하는, 이중화 구조를 가지는 클럭 동기 장치의 이중화 구현 방법.

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