KR20040051019A - 디지털 위상 동기 루프를 이용한 통합 동기화 보드 및 방법 - Google Patents

디지털 위상 동기 루프를 이용한 통합 동기화 보드 및 방법 Download PDF

Info

Publication number
KR20040051019A
KR20040051019A KR1020020078841A KR20020078841A KR20040051019A KR 20040051019 A KR20040051019 A KR 20040051019A KR 1020020078841 A KR1020020078841 A KR 1020020078841A KR 20020078841 A KR20020078841 A KR 20020078841A KR 20040051019 A KR20040051019 A KR 20040051019A
Authority
KR
South Korea
Prior art keywords
operation mode
system clock
frequency
digital
digital control
Prior art date
Application number
KR1020020078841A
Other languages
English (en)
Inventor
성상경
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020020078841A priority Critical patent/KR20040051019A/ko
Publication of KR20040051019A publication Critical patent/KR20040051019A/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 동기화 보드의 동작 모드에 따라 대응하는 동작 모드 신호를 인가하는 모드 선택부와; 상기 모드 선택부로부터 인가되는 동작 모드 신호에 따라 해당 모드에서의 시스템 클럭 주파수 제어 범위에 해당하는 디지털 제어값을 인가하는 제어부와; 상기 제어부로부터 인가되는 디지털 제어값을 아날로그 전압으로 변환하는 D/A 변환부와; 상기 변환된 아날로그 전압에 따라 대응하는 주파수의 시스템 클럭을 발진시키는 클럭 발진부를 포함하여 이루어지는 것을 특징으로 하는 디지털 위상 동기 루프를 이용한 통합 동기화 보드에 관한 것이다.
본 발명에 의하면, 종래 로컬 또는 톨 시스템용으로 구분되어 사용되던 동기화 보드를 하나의 동기화 보드로 통합함으로써, 관리가 용이하고 보드 설치 및 관리 비용이 절감되는 효과가 있다.

Description

디지털 위상 동기 루프를 이용한 통합 동기화 보드 및 방법{Apparatus and Method for Integrated Synchronizer using Digital Processing Phase Lock Loop}
본 발명은 시스템 클럭을 제공하여 시스템 동기를 일치시키는 동기화 보드에관한 것으로, 특히 동작 모드 신호에 따라 로컬 또는 톨 시스템 클럭을 제공하는 통합 동기화 보드 및 방법에 관한 것이다.
일반적으로 시스템에 영향을 미치지 않는 히트리스(Hitless) 절체를 위한 디지털 위상 동기 루프(Digital Processing Phase Locked Loop: DPPLL)를 이용한 동기화 보드는 첨부한 도면 도 1에 도시된 바와 같이, 클럭 분주부(11)와, 위상 비교부(12), 제어부(13), D/A 변환부(15) 및 클럭 발진부(OVCXO:Ovenized Voltage Control Crystal Oscillator)(16)로 구성된다.
클럭 분주부(11)는 상위국 내지는 동위국에서 전송하는 기준 클럭과 자체 발신 클럭인 시스템 클럭의 위상을 비교하기 위하여 시스템 클럭을 분주하고 분주한 클럭을 위상 비교부(12)로 인가한다.
위상 비교부(12)는 클럭 분주부(11)로부터 인가되는 분주한 클럭과 기준 클럭의 위상을 비교해 해당 위상차 데이터를 제어부(13)로 인가한다.
제어부(13)는 위상 비교부(12)로부터 인가되는 위상차 데이터를 내부 메모리(14)에 저장한 후 저장된 위상차 데이터들의 평균값을 산출하여 디지털 제어값으로 D/A 변환부(15)에 인가한다.
D/A 변환부(15)는 제어부(13)로부터 인가되는 디지털 제어값인 위상차 평균값을 대응하는 아날로그 전압으로 변환하여 클럭 발진부(16)에 인가한다.
클럭 발진부(16)는 D/A 변환부(15)로부터 인가되는 아날로그 전압에 따라 대응하는 주파수의 시스템 클럭을 발진시킨다.
상기 제어부(13)는 해당 DPPLL에서 필터(Filter)의 역할을 하는데, 위상차 데이터를 장시간 축적하여 단기간의 변동은 흡수하고 평균적인 위상차에 의해 출력 주파수를 보정하여 입력의 지터 성분을 제어하며, 기준 클럭의 주파수에 가장 근접한 출력 주파수를 내부 메모리(14)에 저장하였다가 기준 클럭의 장애로 인한 홀드오버(Holdover)시 출력 주파수를 그대로 유지시킨다.
상술한 바와 같이 구성된 DPPLL을 이용한 동기화 보드의 동작은 다음과 같다.
먼저, 클럭 분주부(11)는 기준 클럭과 시스템 클럭의 위상을 비교하는 동작을 수행하도록 하기 위해서, 클럭 발진부(16)에서 생성한 시스템 클럭을 분주하고 해당 분주한 클럭 신호를 위상 비교부(12)에 인가한다.
이에, 위상 비교부(12)에서는 클럭 분주부(11)로부터 인가되는 분주한 클럭과 기준 클럭의 위상을 비교하여 위상차를 구하고, 해당 위상차 데이터를 제어부(13)에 인가시킨다.
그러면, 제어부(13)에서는 위상 비교부(12)로부터 연속적으로 인가되는 위상차 데이터를 내부 메모리(14)에 저장한 다음 저장된 위상차 데이터들을 평균한 디지털 제어값을 D/A 변환부(15)에 인가하고, D/A 변환부(15)는 제어부(13)로부터 인가되는 디지털 제어값을 아날로그 전압으로 변환하여 클럭 발진부(16)로 인가하게 된다.
이에, 클럭 발진부(16)는 D/A 변환부(15)로부터 인가되는 아날로그 전압에따라 대응하는 주파수의 시스템 클럭을 발진시킨다.
그러므로, 해당 DPPLL은 주파수의 변이가 안정적으로 이루어지므로, 갑작스런 주파수의 변동에 의해 발생될 수 있는 지터(Jitter) 또는 위상 히트(Phase Hit)와 같은 현상을 방지할 수 있다.
그러나, 종래에는 전술한 DPPLL을 이용한 동기화 보드는 주파수 제어 범위와 홀드오버시의 안정도 기준의 상이로 인해 로컬 시스템에서 시스템 클럭을 공급하는 로컬 동기화 보드와 톨 시스템에서 시스템 클럭을 공급하는 톨 동기화 보드로 각각 구분 사용되었다.
따라서, 각각의 보드를 위한 하드웨어와 펌웨어가 따로 구분되어 관리되어야 하고 고가의 클럭 발진부를 별도로 사용해야 하는 문제점이 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 하나의 동기화 보드에서 로컬 또는 톨 동작 모드별 출력 주파수 제어 특성 정보를 저장하고, 인가되는 동작 모드 신호에 따라 해당되는 출력 주파수 제어 범위에서의 주파수 제어를 통해 로컬 또는 톨 시스템 클럭을 제공하여 시스템 동기화를 구현하는데 있다.
도 1은 종래 디지털 위상 동기 루프를 이용한 동기화 보드의 구성 블록도.
도 2는 본 발명에 따른 디지털 위상 동기 루프를 이용한 통합 동기화 보드의 구성 블록도.
도 3은 본 발명에 따른 모드별 주파수 제어 특성 정보 테이블을 도시한 도.
도 4는 도 2에 있어, 통합 동기화 동작을 설명하기 위한 플로우챠트.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 클럭 분주부 22 : 위상 비교부
23 : 제어부 24 : 메모리
25 : D/A 변환부 26 : 클럭 발진부
27 : 모드 선택부
상술한 바와 같은 목적을 달성하기 위한 본 발명의 디지털 위상 동기 루프를이용한 통합 동기화 보드는, 해당 보드의 동작 모드에 따라 대응하는 동작 모드 신호를 인가하는 모드 선택부와; 상기 모드 선택부로부터 인가되는 동작 모드 신호에 따라 해당 모드에서의 시스템 클럭 주파수 제어 범위에 해당하는 디지털 제어값을 인가하는 제어부와; 상기 제어부로부터 인가되는 디지털 제어값을 아날로그 전압으로 변환하는 D/A 변환부와; 상기 변환된 아날로그 전압에 따라 대응하는 주파수의 시스템 클럭을 발진시키는 클럭 발진부를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 제어부는 각 동작 모드에서의 시스템 클럭 주파수 제어 범위와 해당 제어 범위내에서 시스템 클럭의 주파수를 제어하기 위한 디지털 제어값의 범위에 대한 정보를 저장하고 있는 것을 특징으로 한다.
나아가, 상기 제어부는 톨 모드로 동작하는 경우 디지털 제어값의 변화 패턴을 저장하여 홀드오버시 해당 변화 패턴에 대응하는 디지털 제어값을 D/A 변환부에 인가하는 것을 특징으로 한다.
더 나아가, 본 발명의 다른 실시예인 디지털 위상 동기 루프를 이용한 통합 동기화 방법은 동작 모드 선택부로부터 로컬 또는 톨 동작 모드 신호를 인가받는 과정과; 상기 인가된 동작 모드에 해당하는 시스템 클럭의 주파수 제어 범위에 대한 정보를 확인하는 과정과; 상기 확인된 주파수 제어 범위에 해당하는 디지털 제어값을 아날로그 전압으로 변환하여 해당 아날로그 전압에 대응하는 주파수의 시스템 클럭을 발진시키게 하는 과정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명에 따른 DPPLL(Digital Processing Phase Locked Loop)을 이용한 통합 동기화 보드는 첨부한 도면 도 2에 도시된 바와 같이 기준 전압(VCC) 또는 접지 전압(GND)을 인가받아 대응하는 로컬 또는 톨 동작 모드 신호를 인가하는 모드 선택부(27)와, 모드 선택부(27)로부터 인가되는 동작 모드 신호에 따라 로컬(Local) 또는 톨(Toll) 모드로 동작하여 시스템 동기화를 위한 로컬 시스템 클럭 또는 톨 시스템 클럭을 제공하는 DPPLL로 구성된다.
DPPLL은 시스템 클럭을 분주하는 클럭 분주부(21)와, 클럭 분주부(21)에서 분주한 클럭과 기준 클럭의 위상을 비교해 위상차 데이터를 산출하는 위상 비교부(22)와, 위상 비교부(22)에서 산출되어 연속적으로 인가되는 위상차 데이터를 내부 메모리(24)에 저장하고 저장된 위상차 데이터들의 평균값을 산출하여 디지털 제어값으로 인가하는 제어부(23)와, 제어부(23)로부터 인가되는 디지털 제어값을 제어 전압인 아날로그 전압으로 변환하여 인가하는 D/A 변환부(25)와, D/A 변환부(25)로부터 인가되는 아날로그 전압에 따라 대응하는 주파수의 시스템 클럭을 발신시키는 클럭 발진부(26)로 구성된다.
또한, 제어부(23)는 본 발명에 따라 각 동작 모드에서의 출력 주파수 제어 범위와 해당 제어 범위내에서 시스템 클럭의 주파수를 제어하기 위한 디지털 제어값의 범위에 대한 모드별 제어 특성 정보 테이블을 내부 메모리(24)에 저장하고, 모드 선택부(27)로부터 동작 모드 신호가 인가되면, 상기 제어 특성 정보 테이블을확인하여 해당 동작 모드에서의 출력 주파수 제어 범위에 대응하는 디지털 제어값을 D/A 변환부(25)에 인가한다.
상기 제어부(23)의 내부 메모리(24)에 저장되는 모드별 제어 특성 정보 테이블의 구조는 첨부한 도면 도 3에 도시된 바와 같다.
도 3을 참조하면, 로컬 모드인 경우 출력 주파수의 제어 범위는 -10e-6 ~ +10e-6이고, 이에 따른 디지털 제어값의 범위는 0x0000 ~ 0xffff이며, 해당 디지털 제어값을 변환한 아날로그 전압은 -5V ~ +5V내이다.
한편, 톨 모드인 경우 출력 주파수의 제어 범위는 -1.6*10e-8 ~ +1.6*10e-8이고, 이에 따른 디지털 제어값의 범위는 0x7df3 ~ 0x820b이며, 해당 디지털 제어값을 변환한 아날로그 전압은 -0.16V ~ +0.16V내이다.
따라서, 제어부(23)는 로컬 모드인 경우 0x0000 ~ 0xffff내의 디지털 제어값을 D/A 변환부(25)에 인가하고, 톨 모드인 경우 0x7df3 ~ 0x820b내의 디지털 제어값을 D/A 변환부(25)에 인가한다.
또한, 제어부(23)는 홀드오버(Holdover)시 로컬 모드인 경우 기준 클럭의 장애 발생 이전의 위상차 평균값을 그대로 적용하여 해당 디지털 제어값을 D/A 변환부(25)에 인가하고, 톨 모드인 경우 내부 메모리에 저장되어 있는 일정 시간의 위상차 평균값 변화 패턴을 적용하여 대응하는 디지털 제어값을 D/A 변환부(25)에 인가함으로써, 각 모드의 서로 다른 홀드오버시의 주파수 안정도 기준을 만족시킨다.
상기와 같은 구성을 가지는 통합 동기화 보드의 동작을 첨부된 도면 도 4를참조하여 상세하게 설명하면 다음과 같다.
제어부(23)는 각 모드별로 주파수 제어 특성 정보, 즉 로컬 또는 톨 동작 모드에서의 출력 주파수 제어 범위와 해당 출력 주파수 제어 범위에 대응하는 디지털 제어값의 범위에 대한 정보를 도 3과 같은 테이블로 구성하여 내부 메모리(24)에 저장한다(S41).
그 후, 모드 선택부(27)로부터 해당 동기화 보드가 동작할 모드, 즉 로컬 또는 톨 모드의 동작 모드 신호를 인가받아 대응하는 모드의 동작을 수행한다(S42).
즉, 제어부(23)는 상기 동작 모드 신호가 로컬 동작 모드 신호인 경우 내부 메모리의 정보 테이블에서 로컬 모드 주파수 제어 특성 정보를 확인한 후(S43), 로컬 모드에서의 출력 주파수 제어 범위에 대응하는 디지털 제어값을 D/A 변환부(25)에 인가한다(S44).
한편, 상기 동작 모드 신호가 톨 동작 모드 신호인 경우 내부 메모리의 정보 테이블에서 톨 모드 주파수 제어 특성 정보를 확인한 후(S45), 톨 모드에서의 출력 주파수 제어 범위에 대응하는 디지털 제어값을 내부 메모리(24)에 저장한 다음 D/A 변환부(25)에 인가한다(S46). 상기 내부 메모리(24)에 저장된 디지털 제어값들은 기준 클럭의 장애로 인한 홀드오버시 이용된다.
그러면, D/A 변환부(25)는 제어부(23)로부터 인가되는 디지털 제어값을 아날로그 전압으로 변환하여 클럭 발진부(26)에 인가하고(S47), 클럭 발진부(26)는 인가되는 아날로그 전압에 따라 대응하는 주파수의 시스템 클럭을 발진시킨다(S48).
또한, 본 발명에 따른 실시 예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진 자에게 자명한 범위 내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.
특히, 동기화 보드의 동작 모드를 결정하는 동작 모드 선택 신호는 하드웨어적으로 구현된 모드 선택부로부터 입력받을 수 있을 뿐만 아니라 하드웨어적인 구현없이 소프트웨어적으로 상위 프로세서로부터 입력받을 수도 있다.
이상과 같이, 본 발명은 종래 로컬 또는 톨 시스템용으로 구분되어 사용되던 동기화 보드를 하나의 동기화 보드로 통합함으로써, 관리가 용이하고 보드 설치 및 관리 비용이 절감되는 효과가 있다.

Claims (4)

  1. 동기화 보드의 동작 모드에 따라 대응하는 동작 모드 신호를 인가하는 모드 선택부와;
    상기 모드 선택부로부터 인가되는 동작 모드 신호에 따라 해당 모드에서의 시스템 클럭 주파수 제어 범위에 해당하는 디지털 제어값을 인가하는 제어부와;
    상기 제어부로부터 인가되는 디지털 제어값을 아날로그 전압으로 변환하는 D/A 변환부와;
    상기 변환된 아날로그 전압에 따라 대응하는 주파수의 시스템 클럭을 발진시키는 클럭 발진부를 포함하여 이루어지는 것을 특징으로 하는 디지털 위상 동기 루프를 이용한 통합 동기화 보드.
  2. 제 1항에 있어서,
    상기 제어부는, 각 동작 모드에서의 시스템 클럭 주파수 제어 범위와 해당 제어 범위내에서 시스템 클럭의 주파수를 제어하기 위한 디지털 제어값의 범위에 대한 정보를 저장하고 있는 것을 특징으로 하는 디지털 위상 동기 루프를 이용한 통합 동기화 보드.
  3. 제 1항에 있어서,
    상기 제어부는 톨 모드로 동작하는 경우 디지털 제어값의 변화 패턴을 저장하여 홀드오버시 해당 변화 패턴에 대응하는 디지털 제어값을 D/A 변환부에 인가하는 것을 특징으로 하는 디지털 위상 동기 루프를 이용한 통합 동기화 보드.
  4. 디지털 위상 동기 루프를 이용한 동기화 방법에 있어서,
    동작 모드 선택부로부터 로컬 또는 톨 동작 모드 신호를 인가받는 과정과;
    상기 인가된 동작 모드에 해당하는 시스템 클럭의 주파수 제어 범위에 대한 정보를 확인하는 과정과;
    상기 확인된 주파수 제어 범위에 해당하는 디지털 제어값을 아날로그 전압으로 변환하여 해당 아날로그 전압에 대응하는 주파수의 시스템 클럭을 발진시키게 하는 과정을 포함하여 이루어지는 것을 특징으로 하는 디지털 위상 동기 루프를 이용한 통합 동기화 방법.
KR1020020078841A 2002-12-11 2002-12-11 디지털 위상 동기 루프를 이용한 통합 동기화 보드 및 방법 KR20040051019A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020078841A KR20040051019A (ko) 2002-12-11 2002-12-11 디지털 위상 동기 루프를 이용한 통합 동기화 보드 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020078841A KR20040051019A (ko) 2002-12-11 2002-12-11 디지털 위상 동기 루프를 이용한 통합 동기화 보드 및 방법

Publications (1)

Publication Number Publication Date
KR20040051019A true KR20040051019A (ko) 2004-06-18

Family

ID=37345026

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020078841A KR20040051019A (ko) 2002-12-11 2002-12-11 디지털 위상 동기 루프를 이용한 통합 동기화 보드 및 방법

Country Status (1)

Country Link
KR (1) KR20040051019A (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990010613A (ko) * 1997-07-18 1999-02-18 윤종용 이중화 구조를 가지는 클럭 동기 장치 및 이중화 구현 방법
KR19990061909A (ko) * 1997-12-31 1999-07-26 서평원 디지탈 피엘엘 회로
KR20000055946A (ko) * 1999-02-11 2000-09-15 김영환 무선가입자망 시스템의 기지국내 기준클럭 공급장치
KR20010017604A (ko) * 1999-08-12 2001-03-05 윤종용 위상동기루프의 제어 장치 및 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990010613A (ko) * 1997-07-18 1999-02-18 윤종용 이중화 구조를 가지는 클럭 동기 장치 및 이중화 구현 방법
KR19990061909A (ko) * 1997-12-31 1999-07-26 서평원 디지탈 피엘엘 회로
KR20000055946A (ko) * 1999-02-11 2000-09-15 김영환 무선가입자망 시스템의 기지국내 기준클럭 공급장치
KR20010017604A (ko) * 1999-08-12 2001-03-05 윤종용 위상동기루프의 제어 장치 및 방법

Similar Documents

Publication Publication Date Title
US7664217B2 (en) Digital PLL circuit
JP3255418B2 (ja) ディジタル制御の水晶発振器
TW454383B (en) Slave clock generation system and method for synchronous telecommunications networks
JP3531630B2 (ja) クロック生成回路
KR101035827B1 (ko) 전압 제어형 발진기 사전 설정 회로 및 사전 설정 방법
KR100442002B1 (ko) 화상표시장치
US6791421B2 (en) Input-switching voltage-controlled oscillator and PLL-controlled oscillator
US7308062B2 (en) Apparatus for providing system clock synchronized to a network universally
JPH11308102A (ja) 位相同期回路
JPH09214327A (ja) Ａｆｃ型発振回路
US7856075B2 (en) Clock supply circuit and clock supply method
KR20040051019A (ko) 디지털 위상 동기 루프를 이용한 통합 동기화 보드 및 방법
EP4350999A1 (en) Clock switching method and apparatus, electronic device, and computer readable storage medium
EP0454955A1 (en) Sampling clock generating circuit
JPH098551A (ja) 高安定発振回路
US8488062B2 (en) Analog-digital converting apparatus and clock signal output apparatus
US20020070780A1 (en) PLL circuit and frequency division method reducing spurious noise
US20030112043A1 (en) PLL circuit and control method for PLL circuit
KR100560434B1 (ko) 범용 망 동기 시스템 클럭 공급 장치
KR100262945B1 (ko) 천이모드를이용한디지털위상고정루프의동기제어방법
KR20000061197A (ko) 복수의 위상동기루프를 이용한 클록 주파수 제어장치 및 방법
KR100901170B1 (ko) 동기 무선통신시스템의 기준동기 신호발생장치
JP2001230670A (ja) Ｐｌｌ発振回路
KR100282410B1 (ko) 시스템 클록 보드
KR0123823B1 (ko) 위상동기루프 회로의 오동작 방지회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application