KR100282410B1 - 시스템 클록 보드 - Google Patents

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Abstract

본 발명은 위상 검출기와 주파수 조정기를 포함하여 각 보드(Board)를 구성하므로 액티브/스탠바이(Active/Standby) 절체시 발생되는 시스템 전체의 데이터 깨짐현상을 방지하기 위한 시스템 클록 보드(System Clock Board)에 관한 것이다.
본 발명의 시스템 클록 보드는 외부의 출력클록들을 입력받아 선택하여 하나의 클록을 출력하는 제 1 디지털 정합부, 상기 디지털 정합부의 출력클록에 내부클록을 동기화시키는 제 1 PLL, 상기 동기화된 내부클록을 입력받아 시스템 공급 클록을 발생시키는 제 1 클록 발생부, 상기 시스템 공급 클록을 시스템에 출력하는 제 1 클록 분배부, 상기 제 1 클록 분배부의 출력 여부를 제어하는 제 1 제어부와 리셋된 제 1 위상 검출기, 제 1 주파수 조정기로 구성된 액티브 보드, 상기 제 1 클록 분배부의 출력클록을 입력받는 제 2 디지털 정합부, 상기 디지털 정합부의 출력클록에 내부클록을 동기화시키는 제 2 PLL, 상기 동기화된 내부클록을 입력받아 시스템 공급 클록을 발생시키는 제 2 클록 발생부, 상기 시스템 공급 클록을 시스템에 출력하는 제 2 클록 분배부, 상기 제 1, 제 2 클록 분배부 출력클록을 입력받아 그 클록들의 위상차를 검출하는 제 2 위상 검출기와, 상기 제 2 위상 검출기에서 출력되는 신호의 위상차를 보정하는 제 2 주파수 조정기로 구성되어 상기 액티브 보드 이상시에만 시스템 공급 클록을 출력하는 스탠바이 보드를 포함하여 구성됨을 특징으로 한다.

Description

시스템 클록 보드
본 발명은 시스템 클록 보드(System Clock Board)에 관한 것으로, 특히 시스템 공급 클록의 안정성 및 신뢰성을 향상시키는 시스템 클록 보드에 관한 것이다.
종래 기술에 따른 사설교환기의 시스템 클록 보드는 도 1에서와 같이, 시스템 공급 클록을 출력시키는 액티브(Active) 보드(11)와 상기 액티브 보드(11)의 이상시에만 상기 액티브 보드(11)를 대신하여 시스템 공급 클록을 출력시키는 스탠바이(Standby) 보드(12)로 구성된다.
여기서, 상기 액티브 보드(11) 및 스탠바이 보드(12)는 공중망과 연결된 디지털(Digital) 정합부(13), 상기 디지털 정합부(13)의 출력을 입력받는 PLL(Phase Locked Loop)(14), 상기 PLL(14)의 출력을 입력받는 클록 발생부(15), 상기 클록 발생부(15)의 출력을 입력받는 클록 분배부(16)와, CPU(Central Processing Unit)(도시하지 않음)의 제어를 받아 상기 클록 분배부(16)의 출력 여부를 제어하는 제어부(17)로 각각 구성된다.
그리고, 상기 스탠바이 보드(12)의 디지털 정합부(13)는 상기 액티브 보드(11)의 클록 분배부(16)의 출력을 입력받으며, 상기 디지털 정합부(13)가 상기 액티브 보드(11) 또는 스탠바이 보드(12)내에 있지않고 다수개의 디지털 정합부가 보드 밖에 위치할 수도 있다.
상기와 같이 구성된 종래 기술에 따른 사설교환기의 시스템 클록 보드의 동작을 설명하면 다음과 같다.
먼저, 전화망 또는 ISDN(Integrated Service Digital Network)과 같은 공중망의 다수개의 클록이 상기 디지털 정합부(13)에 입력되면, 상기 디지털 정합부(13)는 상기 입력된 다수개의 클록중 하나의 클록을 선택하여 상기 PLL(14)에 출력한다.
여기서, 상기 액티브 보드(11)의 디지털 정합부(13)는 상술한 바와 같이 공중망의 다수개의 클록과 연결되어 하나의 클록을 선택하며 그 선택된 클록을 상기 PLL(14)에 출력하는 반면에, 상기 스탠바이 보드(12)의 디지털 정합부(13)는 공중망의 다수개의 클록과도 연결되지만 상기 액티브 보드(11)의 클록 분배부(16)의 출력클록만을 선택하여 상기 PLL(14)에 출력한다.
이때, 상기 액티브 보드(11)의 이상시, 상기 스탠바이 보드(12)의 디지털 정합부(13)가 상기 액티브 보드(11)의 클록 분배부(16)의 출력을 선택하는 것이 아니라 상기 액티브 보드(11)를 대신하여 공중망의 하나의 클록을 선택하여 상기 PLL(14)에 출력한다.
그리고, 상기 PLL은 선택된 클록 즉 기준클록에 상기 액티브 보드(11)의 내부 클록 및 스탠바이 보드(12)의 내부 클록 즉 주클록을 위상 동기시켜 상기 클록 발생부(15)에 출력한다.
이어, 상기 클록 발생부(15)는 상기 기준클록에 위상 동기된 주클록으로부터 시스템에 필요한 다수개의 클록 즉 다수개의 시스템 공급 클록을 발생시켜 상기 클록 분배부(16)에 출력한다.
그리고, 상기 클록 분배부(16)는 상기 시스템 공급 클록들을 상기 제어부(17)의 제어를 받아 시스템에 출력한다.
여기서, 상기 액티브 보드(11)의 클록 분배부(16)는 상기 클록 발생부(15)의 클록들을 시스템에 출력할뿐만 아니라 상기 제어부(17)의 제어를 받아 상기 스탠바이 보드(12)의 디지털 정합부(13)에도 출력한다.
또한, 상기 제어부(37)의 제어로 상기 액티브 보드(11)가 상기 스탠바이 보드(12)의 역할을 하고 상기 스탠바이 보드(12)가 상기 액티브 보드(11)의 역할을 하는 경우도 있다.
그러나 종래의 시스템 클록 보드는 스탠바이 보드에서 출력되는 클록의 위상과 액티브 보드에서 출력되는 시스템 공급 클록의 위상이 동일해야 하지만 액티브 보드에 이상이 발생되어 즉 절체되어 액티브 보드가 스탠바이 보드의 상태로 그리고 스탠바이 보드가 액티브 보드의 상태로 전환되었을 때, PLL에 의해 그 위상들은 고정되어 있으나 미세위상차 즉 스탠바이 보드에서 출력되는 클록의 상승변과 액티브 보드에서 출력되는 클록의 상승변의 차이에 으해 미세하게 위상이 서로 차이가 있으므로 시스템 전체의 데이터가 순간적으로 깨지게되어 안정된 시스템을 보증하지 못한다는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 위상 검출기와 주파수 조정기를 포함하여 각 보드를 구성하므로 액티브/스탠바이 절체시 발생되는 시스템 전체의 데이터 깨짐현상을 방지하는 시스템 클록 보드를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 사설교환기의 시스템 클록 보드를 나타낸 블록도
도 2는 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드를 나타낸 블록도
도 3은 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드의 위상 검출기를 나타낸 회로도
도 4는 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드의 주파수 조정기를 나타낸 회로도
도 5는 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드의 위상 검출기의 입/출력에 대한 클록 타이밍도
도 6은 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드의 위상 검출기의 위상 차이폭을 나타낸 표
도면의 주요부분에 대한 부호의 설명
31: 액티브 보드 32: 스탠바이 보드
33: 디지털 정합부 34: PLL
35: 클록 발생부 36: 클록 분배부
37: 제어부 38: 위상 검출기
39: 주파수 조정기 40: 제 1 D-플립플럽
41: 제 2 D-플립플럽 42: 제 3 D-플립플럽
43: DAC 44: VCO
45: 커패시터
본 발명의 시스템 클록 보드는 외부의 출력클록들을 입력받아 선택하여 하나의 클록을 출력하는 제 1 디지털 정합부, 상기 디지털 정합부의 출력클록에 내부클록을 동기화시키는 제 1 PLL, 상기 동기화된 내부클록을 입력받아 시스템 공급 클록을 발생시키는 제 1 클록 발생부, 상기 시스템 공급 클록을 시스템에 출력하는 제 1 클록 분배부, 상기 제 1 클록 분배부의 출력 여부를 제어하는 제 1 제어부와 리셋된 제 1 위상 검출기, 제 1 주파수 조정기로 구성된 액티브 보드, 상기 제 1 클록 분배부의 출력클록을 입력받는 제 2 디지털 정합부, 상기 디지털 정합부의 출력클록에 내부클록을 동기화시키는 제 2 PLL, 상기 동기화된 내부클록을 입력받아 시스템 공급 클록을 발생시키는 제 2 클록 발생부, 상기 시스템 공급 클록을 시스템에 출력하는 제 2 클록 분배부, 상기 제 1, 제 2 클록 분배부 출력클록을 입력받아 그 클록들의 위상차를 검출하는 제 2 위상 검출기와, 상기 제 2 위상 검출기에서 출력되는 신호의 위상차를 보정하는 제 2 주파수 조정기로 구성되어 상기 액티브 보드 이상시에만 시스템 공급 클록을 출력하는 스탠바이 보드를 포함하여 구성됨을 특징으로 한다.
상기와 같은 본 발명에 따른 시스템 클록 보드의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드를 나타낸 블록도이고, 도 3은 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드의 위상 검출기를 나타낸 회로도이며, 도 4는 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드의 주파수 조정기를 나타낸 회로도이다.
그리고, 도 5는 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드의 위상 검출기의 입/출력에 대한 클록 타이밍도이며, 도 6은 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드의 위상 검출기의 위상 차이폭을 나타낸 표이다.
본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드는 도 2에서와 같이, 시스템 공급 클록을 출력시키는 액티브 보드(31)와 상기 액티브 보드(31)의 이상시에만 상기 액티브 보드(31)를 대신하여 시스템 공급 클록을 출력시키는 스탠바이 보드(32)로 구성된다.
여기서, 상기 액티브 보드(31) 및 스탠바이 보드(32)는 공중망과 연결된 디지털 정합부(33), 상기 디지털 정합부(33)의 출력을 입력받는 PLL(34), 상기 PLL(34)의 출력을 입력받는 클록 발생부(35), 상기 클록 발생부(35)의 출력을 입력받는 클록 분배부(36)와, CPU(도시하지 않음)의 제어를 받아 상기 클록 분배부(36)의 출력여부를 제어하는 제어부(37) 그리고 위상 검출기(38)와 주파수 조정기(39)로 각각 구성된다.
상기 위상 검출기(38)는 도 3에서와 같이, 상기 스탠바이 보드(32)의 출력클록(fSO)을 클록으로 상기 액티브 보드(31)의 출력클록(fAO)을 입력받아 QA를 출력하는 제 1 D-플립플럽(Flip-flop)(40), 상기 fAO을 클록으로 상기 fSO을 입력받아 QS를 출력하는 제 2 D-플립플럽(41)과, 상기 fSO의 두배의 클록인 2fSO을 클록으로 상기 fSO을 입력받아 fSO의 1/4로 지연된 클록인 fSDO를 출력하는 제 3 D-플립플럽(42)으로 구성된다.
그리고, 상기 주파수 조정기(39)는 도 4에서와 같이, 상기 위상 검출기(38)의 출력을 입력받는 디지털/아날로그 변환기(DAC:Digital-to-Analog Comverter)(43), 상기 DAC(43)의 출력을 입력받아 상기 위상 검출기(38)의 출력에서 발생되는 위상차을 보정한 결과를 상기 클록 분배부(36)에 출력하는 전압 제어 발진기(VCO:Voltage Controlled Oscillator)(44)와, 상기 DAC(43)와 VCO(44) 사이에 접지되어 연결되며 노이즈(Noise)를 제거하는 커패시터(45)로 구성된다.
상기와 같이 구성된 본 발명의 실시예에 따른 사설교환기의 시스템 클록 보드의 동작을 설명하면 다음과 같다.
먼저, 전화망 또는 ISDN과 같은 공중망의 다수개의 클록이 상기 디지털 정합부(33)에 입력되면, 상기 디지털 정합부(33)는 상기 입력된 다수개의 클록중 하나의 클록을 선택하여 상기 PLL(34)에 출력한다.
여기서, 상기 액티브 보드(31)의 디지털 정합부(33)는 상술한 바와 같이 공중망의 다수개의 클록과 연결되어 하나의 클록을 선택하며 그 선택된 클록을 상기 PLL(34)에 출력하는 반면에, 상기 스탠바이 보드(32)의 디지털 정합부(33)는 공중망의 다수개의 클록와도 연결되지만 상기 액티브 보드(31)의 클록 분배부(36)의 출력만을 선택하여 상기 PLL(34)에 출력한다.
이때, 상기 액티브 보드(31)의 이상시, 상기 스탠바이 보드(32)의 디지털 정합부(33)가 상기 액티브 보드(31)의 클록 분배부(36)의 출력을 선택하는 것이 아니라 상기 액티브 보드(31)를 대신하여 공중망의 하나의 클록을 선택하여 상기 PLL(34)에 출력한다.
이어, 상기 PLL은 선택된 클록 즉 기준클록에 상기 액티브 보드(31)의 내부클록 및 스탠바이 보드(32)의 내부클록 즉 주클록을 위상 동기시켜 상기 클록 발생부(35)에 출력한다.
그리고, 상기 클록 발생부(35)는 상기 기준클록에 위상 동기된 주클록으로부터 시스템에 필요한 다수개의 클록 즉 다수개의 시스템 공급 클록을 발생시켜 상기 클록 분배부(36)에 출력한다.
이어서, 상기 클록 분배부(36)는 상기 시스템 공급 클록들을 상기 제어부(37)의 제어를 받아 시스템에 출력한다.
여기서, 상기 액티브 보드(31)의 클록 분배부(36)는 상기 클록 발생부(35)의 클록들을 시스템에 출력할뿐만 아니라 상기 제어부(37)의 제어를 받아 상기 스탠바이 보드(32)의 디지털 정합부(33)와 상기 스탠바이 보드(32)의 위상 검출기(38)에도 출력한다.
그리고, 상기 스탠바이 보드(32)의 클록 분배부(36)도 상기 클록 발생부(35)의 클록들을 상기 제어부(37)의 제어를 받아 상기 스탠바이 보드(32)의 위상 검출기(38)에 출력한다.
이어, 상기 액티브 보드(31)의 위상 검출기(38)와 주파수 조정기(39)는 리셋된 상태이고, 상기 스탠바이 보드(32)의 위상 검출기(38)는 도 5 및 도 6에서와 같이, 상기 액티브 보드(31)의 클록 분배부(36) 및 스탠바이 보드(32)의 클록 분배부(36)의 각 출력을 입력 받아 상기 제 1, 제 2, 제 3 D-플립플럽(42)에 의해 QA, QS와, fSDO를 상기 스탠바이 보드(32)의 주파수 조정기(39)에 출력한다.
이때, 상기 스탠바이 보드(32)의 주파수 조정기(39)는 QA를 fSDO로 샘플링(Sampling)하고 그 결과를 상기 DAC(43)에서 입력받는다.
여기서, 도 6에서와 같이, 그 샘플링 결과가 하이(High)이면 상기 스탠바이 보드(32)의 클록 분배부(36)의 출력클록이 상기 액티브 보드(31)의 클록 분배부(36)의 출력클록보다 위상이 늦은 경우이므로 이를 보정하기 위하여 상기 주파수 조정기(39)의 DAC(43)의 값을 증가시키면 상기 VCO(44)의 출력 주파수가 증가하여 상기 스탠바이 보드(32)의 클록 분배부(36)의 출력클록이 빨라지므로 보상된다.
그 반대로 그 샘플링 결과가 로우(Low)이면 상기 스탠바이 보드(32)의 클록 분배부(36)의 출력클록이 상기 액티브 보드(31)의 클록 분배부(36)의 출력클록보다 위상이 빠른 경우이므로 이를 보정하기 위하여 상기 주파수 조정기(39)의 DAC(43)의 값을 감소시키면 상기 VCO(44)의 출력 주파수가 감소하여 상기 스탠바이 보드(32)의 클록 분배부(36)의 출력클록이 느려지므로 보상된다.
이때, 상기 주파수 조정기(39)의 위상차 보상시, 도 6의 ①과 ②경우에는 상기 DAC(43)를 1비트(Bit)변화시키고, 도 6의 ③과 ④경우에는 상기 DAC(43)를 fSO의 1/4에 해당하는 비트만큼 변화시킨다.
또한, 상기 제어부(37)의 제어로 상기 액티브 보드(31)가 상기 스탠바이 보드(32)의 역할을 하고 상기 스탠바이 보드(32)가 상기 액티브 보드(31)의 역할을 하는 경우도 있다.
본 발명의 시스템 클록 보드는 위상 검출기와 주파수 조정기를 포함하여 각 보드를 구성하므로, 액티브 보드에 이상이 발생되어 즉 절체되어 액티브 보드가 스탠바이 보드의 상태로 그리고 스탠바이 보드가 액티브 보드의 상태로 전환되었을 때 발생되는 미세위상차를 위상 검출기에서 검출하고 그 미세위상차에 따라 주파수 조정기에서 보정을 하여 그 미세위상차를 제거하므로 시스템 공급 클럭의 안정성과 신뢰성을 향상시켜 시스템 전체의 데이터 깨짐현상을 방지하는 효과가 있다.

Claims (3)

  1. 외부의 출력클록들을 입력받아 선택하여 하나의 클록을 출력하는 제 1 디지털 정합부;
    상기 디지털 정합부의 출력클록에 내부클록을 동기화시키는 제 1 PLL;
    상기 동기화된 내부클록을 입력받아 시스템 공급 클록을 발생시키는 제 1 클록 발생부;
    상기 시스템 공급 클록을 시스템에 출력하는 제 1 클록 분배부;
    상기 제 1 클록 분배부의 출력 여부를 제어하는 제 1 제어부와 리셋된 제 1 위상 검출기, 제 1 주파수 조정기로 구성된 액티브 보드;
    상기 제 1 클록 분배부의 출력클록을 입력받는 제 2 디지털 정합부;
    상기 디지털 정합부의 출력클록에 내부클록을 동기화시키는 제 2 PLL;
    상기 동기화된 내부클록을 입력받아 시스템 공급 클록을 발생시키는 제 2 클록 발생부;
    상기 시스템 공급 클록을 시스템에 출력하는 제 2 클록 분배부;
    상기 제 1, 제 2 클록 분배부 출력클록을 입력받아 그 클록들의 위상차를 검출하는 제 2 위상 검출기;
    상기 제 2 위상 검출기에서 출력되는 신호의 위상차를 보정하는 제 2 주파수 조정기로 구성되어 상기 액티브 보드 이상시에만 시스템 공급 클록을 출력하는 스탠바이 보드를 포함하여 구성됨을 특징으로 하는 시스템 클록 보드.
  2. 상기 제 1 항에 있어서,
    상기 각 위상 검출기는 상기 스탠바이 보드의 출력클록(fSO)을 클록으로 상기 액티브 보드의 출력클록(fAO)을 입력받아 QA를 출력하는 제 1 D-플립플럽, 상기 fAO을 클록으로 상기 fSO을 입력받아 QS를 출력하는 제 2 D-플립플럽과, 상기 fSO의 두배의 클록인 2fSO을 클록으로 상기 fSO을 입력받아 fSO의 1/4로 지연된 클록인 fSDO를 출력하는 제 3 D-플립플럽으로 구성됨을 특징으로 하는 시스템 클록 보드.
  3. 상기 제 1 항에 있어서,
    상기 각 주파수 조정기는 상기 각 위상 검출기의 출력을 입력받는 디지털/아날로그 변환기(DAC), 상기 DAC의 출력을 입력받아 상기 위상 검출기의 출력에서 발생되는 위상차을 보정한 결과를 상기 각 클록 분배부에 출력하는 전압 제어 발진기(VCO)와, 상기 DAC와 VCO 사이에 접지되어 연결되며 노이즈를 제거하는 커패시터로 구성됨을 특징으로 하는 시스템 클록 보드.
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