JPH06152556A - データ多重回路 - Google Patents
データ多重回路Info
- Publication number
- JPH06152556A JPH06152556A JP4316142A JP31614292A JPH06152556A JP H06152556 A JPH06152556 A JP H06152556A JP 4316142 A JP4316142 A JP 4316142A JP 31614292 A JP31614292 A JP 31614292A JP H06152556 A JPH06152556 A JP H06152556A
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- JP
- Japan
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- circuit
- data
- clock
- multiplexing
- signal
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Links
- 230000003111 delayed effect Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 14
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
Abstract
(57)【要約】
【目的】 データ発生回路からデータと位相の合った信
号を発生し、それに合わせて多重クロックを発生するこ
とで遅延量の少ないデータ多重化回路を提供する。 【構成】 データ発生回路１は、データの出力に合わせ
た参照信号１Ｂを発生させる。参照信号１Ｂは、多重ク
ロック５Ａと比較回路２で比較され、その出力は、制御
回路３により、位相差によりリセット信号３Ａに変換さ
れ多重用分周回路５をリセットする。多重用分周回路５
は、データ発生回路のデータ出力に位相が合うまでリセ
ットを繰り返す。すなわち、分周回路５をリセットする
ことにより、多重回路４に入力する分周回路５の多重ク
ロック５Ａをデータ発生回路１の遅延に対して相対的に
位相を合わせている。多重クロック５Ａ、リタイミング
クロック７Ａは、データ発生回路の位相と絶対的にあっ
ている必要はなく、任意の周波数においても多重するこ
とができる。
号を発生し、それに合わせて多重クロックを発生するこ
とで遅延量の少ないデータ多重化回路を提供する。 【構成】 データ発生回路１は、データの出力に合わせ
た参照信号１Ｂを発生させる。参照信号１Ｂは、多重ク
ロック５Ａと比較回路２で比較され、その出力は、制御
回路３により、位相差によりリセット信号３Ａに変換さ
れ多重用分周回路５をリセットする。多重用分周回路５
は、データ発生回路のデータ出力に位相が合うまでリセ
ットを繰り返す。すなわち、分周回路５をリセットする
ことにより、多重回路４に入力する分周回路５の多重ク
ロック５Ａをデータ発生回路１の遅延に対して相対的に
位相を合わせている。多重クロック５Ａ、リタイミング
クロック７Ａは、データ発生回路の位相と絶対的にあっ
ている必要はなく、任意の周波数においても多重するこ
とができる。
Description
【０００１】
【産業上の利用分野】この発明はデータを多重化して高
速なデータを発生させる多重回路、より具体的には任意
周波数に対応した多重回路についてのものである。
速なデータを発生させる多重回路、より具体的には任意
周波数に対応した多重回路についてのものである。
【０００２】
【従来の技術】次に、従来技術によるデータ多重化回路
のブロック図を図４に示す。図４の１１はデータ発生回
路、４は多重回路、６は分周回路、８はリタイミング回
路、７と１５とは位相調整用の遅延素子である。
のブロック図を図４に示す。図４の１１はデータ発生回
路、４は多重回路、６は分周回路、８はリタイミング回
路、７と１５とは位相調整用の遅延素子である。
【０００３】分周回路６は、入力クロック端子２０より
クロック信号を入力し、分周クロック６Ａを発生する。
分周クロック６Ａはデータ発生回路１１に入力される。
データ発生回路１１は、分周クロック６Ａに同期したデ
ータ１１Ａを発生する。
クロック信号を入力し、分周クロック６Ａを発生する。
分周クロック６Ａはデータ発生回路１１に入力される。
データ発生回路１１は、分周クロック６Ａに同期したデ
ータ１１Ａを発生する。
【０００４】遅延素子１５は、分周回路６の分周信号６
Ａを入力とし、遅延信号１５Ａを出力する。多重回路１
４は、データ１１Ａと遅延信号１５Ａを入力し、この遅
延信号１５Ａを同期クロックとして多重化を行う。すな
わち、遅延信号１５Ａは、データ１１Ａの位相に調整さ
れた多重クロック信号となり、多重回路１４で多重化デ
ータ１４Ａを発生させる。
Ａを入力とし、遅延信号１５Ａを出力する。多重回路１
４は、データ１１Ａと遅延信号１５Ａを入力し、この遅
延信号１５Ａを同期クロックとして多重化を行う。すな
わち、遅延信号１５Ａは、データ１１Ａの位相に調整さ
れた多重クロック信号となり、多重回路１４で多重化デ
ータ１４Ａを発生させる。
【０００５】遅延素子７は、入力クロック端子２０から
入力するクロック信号を遅延し、遅延信号７Ａを出力す
る。リタイミング回路８は、データ１４Ａと遅延信号７
Ａを入力する。遅延信号７Ａは、データ１４Ａの位相に
調整されたリタイミングクロックとなり、データ１４Ａ
をリタイミングして出力端子２１より多重化した信号を
出力する。
入力するクロック信号を遅延し、遅延信号７Ａを出力す
る。リタイミング回路８は、データ１４Ａと遅延信号７
Ａを入力する。遅延信号７Ａは、データ１４Ａの位相に
調整されたリタイミングクロックとなり、データ１４Ａ
をリタイミングして出力端子２１より多重化した信号を
出力する。
【０００６】図５は、図４に示した従来技術におけるデ
ータ多重化回路のタイムチャートである。図５におい
て、２０Ａは入力クロック２０の波形図であり、６Ａは
分周回路６の出力波形図である。図５では、入力クロッ
ク２０は４分周されて出力されている。分周回路６の出
力６Ａは、入力クロックより遅延時間Ｔ１だけ遅れて発
生する。
ータ多重化回路のタイムチャートである。図５におい
て、２０Ａは入力クロック２０の波形図であり、６Ａは
分周回路６の出力波形図である。図５では、入力クロッ
ク２０は４分周されて出力されている。分周回路６の出
力６Ａは、入力クロックより遅延時間Ｔ１だけ遅れて発
生する。
【０００７】１１Ａはデータ発生回路１１より出力され
るデータであり、分周回路６の出力６Ａがデータ発生回
路１１に入力してから遅延時間Ｔ２だけ遅れて発生す
る。１５Ａは遅延素子１５の出力波形であり、出力６Ａ
の波形より遅延時間Ｔ７だけ遅れて発生する。この出力
１５Ａは、データ１１Ａに位相をあわせた多重クロック
信号の波形であり、データ１１Ａのデータの中心でクロ
ックを発生するように調整されている。
るデータであり、分周回路６の出力６Ａがデータ発生回
路１１に入力してから遅延時間Ｔ２だけ遅れて発生す
る。１５Ａは遅延素子１５の出力波形であり、出力６Ａ
の波形より遅延時間Ｔ７だけ遅れて発生する。この出力
１５Ａは、データ１１Ａに位相をあわせた多重クロック
信号の波形であり、データ１１Ａのデータの中心でクロ
ックを発生するように調整されている。
【０００８】１４Ａは多重回路１４の出力波形であり、
多重回路１４の動作時間の分だけ遅延し、遅延時間Ｔ５
だけ遅れて発生する。７Ａは遅延素子７の出力波形であ
り、クロック信号２０Ａの波形より遅延時間Ｔ８だけ遅
延して発生する。この出力７Ａは、データ１４Ａに位相
をあわせたリタイミングクロックの波形である。
多重回路１４の動作時間の分だけ遅延し、遅延時間Ｔ５
だけ遅れて発生する。７Ａは遅延素子７の出力波形であ
り、クロック信号２０Ａの波形より遅延時間Ｔ８だけ遅
延して発生する。この出力７Ａは、データ１４Ａに位相
をあわせたリタイミングクロックの波形である。
【０００９】
【発明が解決しようとする課題】しかし従来技術の構成
では、多重回路４への多重クロック１５Ａは、遅延素子
１５によってデータ発生回路１１の遅延量Ｔ２と多重回
路４への入力余裕を考慮した時間Ｔ７分遅らせる必要が
ある。また、リタイミング回路８へのリタイミングクロ
ック７Ａは、遅延素子７によって、分周回路６の遅延量
Ｔ１と多重回路４への分周クロックの遅延量Ｔ７と多重
回路４の遅延Ｔ５分のＴ８だけ遅らせる必要がある。
では、多重回路４への多重クロック１５Ａは、遅延素子
１５によってデータ発生回路１１の遅延量Ｔ２と多重回
路４への入力余裕を考慮した時間Ｔ７分遅らせる必要が
ある。また、リタイミング回路８へのリタイミングクロ
ック７Ａは、遅延素子７によって、分周回路６の遅延量
Ｔ１と多重回路４への分周クロックの遅延量Ｔ７と多重
回路４の遅延Ｔ５分のＴ８だけ遅らせる必要がある。
【００１０】このように、多重度が上がるにしたがっ
て、データ発生回路内部の絶対遅延時間が増大し、それ
に合わせる多重クロック１５Ａ、リタイミングクロック
７Ａの絶対遅延量が増大する。
て、データ発生回路内部の絶対遅延時間が増大し、それ
に合わせる多重クロック１５Ａ、リタイミングクロック
７Ａの絶対遅延量が増大する。
【００１１】この発明はこのような従来技術の欠点を解
消し、データ発生回路からデータと位相の合った信号を
発生し、それに合わせて多重クロックを発生することで
遅延量の少ないデータ多重化回路を提供することを目的
とする。
消し、データ発生回路からデータと位相の合った信号を
発生し、それに合わせて多重クロックを発生することで
遅延量の少ないデータ多重化回路を提供することを目的
とする。
【００１２】
【課題を解決するための手段】この目的を達成するため
に、この発明は、データ発生回路用分周回路６と多重回
路用分周回路５の二つの分周回路を備え、データ発生回
路１からデータの位相と合った参照信号を発生する。ま
た、参照信号と多重クロックとを比較する比較回路２
と、比較結果を判定して多重用分周回路５をリセットさ
せる信号を発生させる制御回路３を備える。
に、この発明は、データ発生回路用分周回路６と多重回
路用分周回路５の二つの分周回路を備え、データ発生回
路１からデータの位相と合った参照信号を発生する。ま
た、参照信号と多重クロックとを比較する比較回路２
と、比較結果を判定して多重用分周回路５をリセットさ
せる信号を発生させる制御回路３を備える。
【００１３】
【作用】入力クロックはデータ発生回路用分周回路６で
分周され、同期クロックとしてデータ発生回路１に送ら
れる。データ発生回路１は分周回路６からの同期クロッ
クによりデータを出力するとともに、このデータの位相
と合った参照信号を比較回路２に送る。比較回路２は、
参照信号を入力すると、この信号を多重回路用分周回路
５から出力される多重クロックと比較し、その比較結果
を制御回路３に送る。制御回路３は、入力した比較結果
が多重不可能な位相差である場合には多重回路用分周回
路５をリセットする。
分周され、同期クロックとしてデータ発生回路１に送ら
れる。データ発生回路１は分周回路６からの同期クロッ
クによりデータを出力するとともに、このデータの位相
と合った参照信号を比較回路２に送る。比較回路２は、
参照信号を入力すると、この信号を多重回路用分周回路
５から出力される多重クロックと比較し、その比較結果
を制御回路３に送る。制御回路３は、入力した比較結果
が多重不可能な位相差である場合には多重回路用分周回
路５をリセットする。
【００１４】
【実施例】次にこの発明によるデータ多重回路の実施例
を図１に示す。図１の１はデータ発生回路、２は比較回
路、３は制御回路、５は多重回路用分周回路である。図
１の多重回路４、データ発生回路用分周回路６、遅延素
子７およびリタイミング回路８は、図４と同一の機能を
有する回路または素子である。本実施例では、比較回路
２、制御回路３および分周回路５により、図４で示した
遅延素子１５の代わりに多重回路４への多重化クロック
供給回路が構成されている。
を図１に示す。図１の１はデータ発生回路、２は比較回
路、３は制御回路、５は多重回路用分周回路である。図
１の多重回路４、データ発生回路用分周回路６、遅延素
子７およびリタイミング回路８は、図４と同一の機能を
有する回路または素子である。本実施例では、比較回路
２、制御回路３および分周回路５により、図４で示した
遅延素子１５の代わりに多重回路４への多重化クロック
供給回路が構成されている。
【００１６】データ発生回路１は、データの出力に合わ
せた参照信号１Ｂを発生させる。参照信号１Ｂは、多重
クロック５Ａと比較回路２で比較され、その出力は、制
御回路３により、位相差によりリセット信号３Ａに変換
され多重用分周回路５をリセットする。
せた参照信号１Ｂを発生させる。参照信号１Ｂは、多重
クロック５Ａと比較回路２で比較され、その出力は、制
御回路３により、位相差によりリセット信号３Ａに変換
され多重用分周回路５をリセットする。
【００１７】多重用分周回路５は、データ発生回路のデ
ータ出力に位相が合うまでリセットを繰り返す。すなわ
ち、分周回路５をリセットすることにより、多重回路４
に入力する分周回路５の多重クロック５Ａをデータ発生
回路１の遅延に対して相対的に位相を合わせている。多
重クロック５Ａ、リタイミングクロック７Ａは、データ
発生回路の位相と絶対的にあっている必要はなく、任意
の周波数においても多重することができる。
ータ出力に位相が合うまでリセットを繰り返す。すなわ
ち、分周回路５をリセットすることにより、多重回路４
に入力する分周回路５の多重クロック５Ａをデータ発生
回路１の遅延に対して相対的に位相を合わせている。多
重クロック５Ａ、リタイミングクロック７Ａは、データ
発生回路の位相と絶対的にあっている必要はなく、任意
の周波数においても多重することができる。
【００１８】次に、図１の多重回路の比較回路２と制御
回路３の実施例回路を図２により説明する。図２は、参
照信号１Ｂと多重クロック５Ａの間に位相差がある場
合、一定以上の位相差を検出して、多重用分周回路５へ
のリセット信号３Ａを発生する回路である。
回路３の実施例回路を図２により説明する。図２は、参
照信号１Ｂと多重クロック５Ａの間に位相差がある場
合、一定以上の位相差を検出して、多重用分周回路５へ
のリセット信号３Ａを発生する回路である。
【００１９】比較回路２は、データ発生回路からの参照
信号１Ｂと多重クロック５Ａとを排他的論理和２２に入
力し、これら信号の排他的論理和をとり位相差信号２Ａ
を制御回路３に出力する。
信号１Ｂと多重クロック５Ａとを排他的論理和２２に入
力し、これら信号の排他的論理和をとり位相差信号２Ａ
を制御回路３に出力する。
【００２０】制御回路３では、比較回路２からの信号２
Ａを積分回路３０で積分し、これを平均電圧信号３０Ａ
として電圧比較器３１に出力する。電圧比較器３１は、
一方の入力端子が定電圧源に接続され、これの電圧値と
他方の入力端子に入力された平均電圧信号３０Ａとを比
較して位相差判定を行なう。電圧比較回路３１は、平均
電圧信号３０Ａが多重不可能な位相差である場合には信
号３１Ａを発生する。
Ａを積分回路３０で積分し、これを平均電圧信号３０Ａ
として電圧比較器３１に出力する。電圧比較器３１は、
一方の入力端子が定電圧源に接続され、これの電圧値と
他方の入力端子に入力された平均電圧信号３０Ａとを比
較して位相差判定を行なう。電圧比較回路３１は、平均
電圧信号３０Ａが多重不可能な位相差である場合には信
号３１Ａを発生する。
【００２１】信号３１Ａは、多重回路用分周回路５を有
効にリセットする繰り返しパルス発生回路３２に入力さ
れる。そして、このパルス発生回路３２によって変換さ
れ、リセット信号３Ａが出力される。
効にリセットする繰り返しパルス発生回路３２に入力さ
れる。そして、このパルス発生回路３２によって変換さ
れ、リセット信号３Ａが出力される。
【００２２】次に、図１のタイムチャートを図３により
説明する。図３において、２０Ａは入力クロックの波形
図、６Ａはデータ発生回路用分周回路６より出力される
分周クロックの波形図である。クロック６Ａは分周回路
６の遅延分であるＴｄ１遅れで発生する。
説明する。図３において、２０Ａは入力クロックの波形
図、６Ａはデータ発生回路用分周回路６より出力される
分周クロックの波形図である。クロック６Ａは分周回路
６の遅延分であるＴｄ１遅れで発生する。
【００２３】１Ａはデータ発生回路１の出力データの波
形図、１Ｂはデータ発生回路１の参照信号の波形図であ
る。データ１Ａはデータ発生回路の遅延分であるＴｄ２
遅れて発生する。参照信号１Ｂは、データ１Ａに位相を
合わせ、さらに多重回路４の入力余裕を考慮してＴｄ３
遅れて発生させる。
形図、１Ｂはデータ発生回路１の参照信号の波形図であ
る。データ１Ａはデータ発生回路の遅延分であるＴｄ２
遅れて発生する。参照信号１Ｂは、データ１Ａに位相を
合わせ、さらに多重回路４の入力余裕を考慮してＴｄ３
遅れて発生させる。
【００２４】５Ａは多重回路用分周回路５の出力である
多重クロックの波形図である。クロック５Ａは分周回路
５の遅延分Ｔｄ４遅れて発生する。２Ａは比較回路２の
出力信号であり、３０Ａは出力信号２Ａの平均電圧信号
である。
多重クロックの波形図である。クロック５Ａは分周回路
５の遅延分Ｔｄ４遅れて発生する。２Ａは比較回路２の
出力信号であり、３０Ａは出力信号２Ａの平均電圧信号
である。
【００２５】信号３１Ａは、積分回路３０によって参照
信号１Ｂとクロック５Ａの位相差が不適当であると、電
圧比較器３１より発生する信号である。信号３Ａは、多
重回路用分周回路５をリセットする信号波形図である。
信号１Ｂとクロック５Ａの位相差が不適当であると、電
圧比較器３１より発生する信号である。信号３Ａは、多
重回路用分周回路５をリセットする信号波形図である。
【００２６】信号３Ａによって リセットされた多重回
路用分周回路５の多重クロック５Ａは、入力クロック２
０Ａのエッジより新たにＴｄ５遅れて発生する。この
ようにして、多重クロック５Ａは、データ発生回路１か
らのデータ１Ａの位相にあって発生し、多重が可能にな
る。
路用分周回路５の多重クロック５Ａは、入力クロック２
０Ａのエッジより新たにＴｄ５遅れて発生する。この
ようにして、多重クロック５Ａは、データ発生回路１か
らのデータ１Ａの位相にあって発生し、多重が可能にな
る。
【００２７】また、４Ａは多重回路４の出力波形図、７
Ａはリタイミングクロックの波形図である。４Ａは多重
回路の遅延分Ｔｄ４遅れて発生する。リタイミングクロ
ック７Ａは、多重回路４の出力４Ａにだけ位相があって
いればよく、遅延量Ｔｄ６は多重回路用分周回路５の遅
延Ｔｄ５と多重回路４の遅延Ｔｄ４の和となる。
Ａはリタイミングクロックの波形図である。４Ａは多重
回路の遅延分Ｔｄ４遅れて発生する。リタイミングクロ
ック７Ａは、多重回路４の出力４Ａにだけ位相があって
いればよく、遅延量Ｔｄ６は多重回路用分周回路５の遅
延Ｔｄ５と多重回路４の遅延Ｔｄ４の和となる。
【００２８】
【発明の効果】この発明によれば、多重クロック５Ａは
データ発生回路１の遅延時間Ｔｄ２に対して位相が合う
ように制御して発生するので、遅延時間Ｔｄ２の分を遅
延させる必要がない。多重クロック５Ａに対して位相の
決定するリタイミングクロック７Ａは、多重クロック５
Ａの遅延分がなくなるため、多重回路４の遅延時間Ｔｄ
４と分周回路５の遅延時間Ｔｄ５の分だけ遅延させれば
よく、任意の遅延量のデータ発生回路に対応し、任意の
周波数での多重も可能になる。
データ発生回路１の遅延時間Ｔｄ２に対して位相が合う
ように制御して発生するので、遅延時間Ｔｄ２の分を遅
延させる必要がない。多重クロック５Ａに対して位相の
決定するリタイミングクロック７Ａは、多重クロック５
Ａの遅延分がなくなるため、多重回路４の遅延時間Ｔｄ
４と分周回路５の遅延時間Ｔｄ５の分だけ遅延させれば
よく、任意の遅延量のデータ発生回路に対応し、任意の
周波数での多重も可能になる。
【図１】この発明によるデータ多重回路の実施例を示す
機能ブロック図である。
機能ブロック図である。
【図２】図１のデータ多重回路の比較回路２、制御回路
３のブロック図ある。
３のブロック図ある。
【図３】図１のタイムチャートである。
【図４】従来技術によるデータ多重回路の構成図であ
る。
る。
【図５】図４のタイムチャートである。
１ データ発生回路 ２ 比較回路 ３ 制御回路 ４ 多重回路 ５，６ 分周回路 ７ 遅延素子 ８ リタイミング回路
Claims (1)
- 【請求項１】 入力クロックを分周する第１の分周手段
(6) と、 前記分周手段(6) より分周クロックを入力してこの分周
クロックに同期したデータを出力するデータ発生手段(1
1)と、 前記データ発生手段(11)から送られてきた前記データを
入力してこのデータを多重化する多重化手段(4) とを備
え、この多重化手段(4) が前記分周クロックを所定量遅
延した遅延クロックを多重クロックとして前記データの
多重化を行うデータ多重化回路において、 前記入力クロックを分周して前記多重化手段(4) の多重
クロックを出力する第２の分周手段(5) と、 データ発生手段(1) より前記データの出力に合わせた参
照信号と前記第２の分周手段(5) より多重クロックを入
力し、これら信号の位相差を検出出力する比較手段(2)
と、 前記比較手段(2) より位相差を入力し、これが前記多重
化手段(4) で多重不可能な位相差である場合には前記第
２の分周手段(5) をリセットする制御手段(3)とを有す
ることを特徴とするデータ多重回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316142A JPH06152556A (ja) | 1992-10-30 | 1992-10-30 | データ多重回路 |
| US08/645,694 US5659719A (en) | 1992-10-30 | 1996-05-14 | Data multiplex circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316142A JPH06152556A (ja) | 1992-10-30 | 1992-10-30 | データ多重回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152556A true JPH06152556A (ja) | 1994-05-31 |
Family
ID=18073733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316142A Pending JPH06152556A (ja) | 1992-10-30 | 1992-10-30 | データ多重回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5659719A (ja) |
| JP (1) | JPH06152556A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE304747T1 (de) * | 2002-07-12 | 2005-09-15 | Cit Alcatel | Eingangsschaltung für einen multiplexer mit einem dll phasendetector |
| US10095263B1 (en) * | 2015-12-15 | 2018-10-09 | Marvell International Ltd. | Apparatus and method for calibrating signal synchronization |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694472A (en) * | 1982-04-26 | 1987-09-15 | American Telephone And Telegraph Company | Clock adjustment method and apparatus for synchronous data communications |
| US4894821A (en) * | 1986-09-30 | 1990-01-16 | Nec Corporation | Time division switching system with time slot alignment circuitry |
| JPH0773219B2 (ja) * | 1988-06-16 | 1995-08-02 | 富士通株式会社 | 並直列変換装置 |
| JPH03201735A (ja) * | 1989-12-28 | 1991-09-03 | Advantest Corp | データ多重化装置 |
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1996
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| Publication number | Publication date |
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