JPH03201735A

JPH03201735A - データ多重化装置

Info

Publication number: JPH03201735A
Application number: JP1340388A
Authority: JP
Inventors: Yoshio Hayashi; 美志夫林
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1989-12-28
Filing date: 1989-12-28
Publication date: 1991-09-03
Also published as: EP0435311A3; CA2033142A1; EP0435311A2; US5239546A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は、パターンデータなどのデータを多重化する
データ多重化装置に関する。

「従来の技術」パターンデータを例えば３ギガビット／秒というような
高速で発生させるには、一般にデータを多重化する方法
が用いられる。

第８図は従来のデータ多重化装置の一例で、前段側の２
個のデータ多重化回路１０．２０と後段側の１個のデー
タ多重化回路３０を備える。

データ多重化回路１０，２０．３０は、それぞれ２チヤ
ンネルの入力データを時分割で多重化する構成のマルチ
プレクサで、それぞれ１個の半導体集積回路として形成
されるなどによって別個の分周器１１．２１．３１を有
する。分周器１１゜２１．３１は、それぞれ１ノ２分周
器で例えばＴフリップフロップによって構成され、分周
器３１においては端子４０に得られるクロックＣＬが分
周され、分周器１１．２１においては、それぞれ分周器
３１の出力Ｄ５が分周される。

そして、データ多重化回路１０においては、入カバター
ンデータ１１と分周８１１の出力ＤＩがアントゲ−１１
２に供給され、入カバターンデータＩ３と分周器１１の
出力Ｄ３がアンドゲート１３に供給され、アンドゲート
１２および１３の出力がオアゲート１４に供給され、デ
ータ多重化回路２０においては、人カバターンデータ■
２と分周、！’ｇ２１の出力Ｄ２がアンドゲート２２に
供給され、入力パターンデータｒ４と分周器２１の出力
Ｄ４がアンドゲート２３に供給され、アンドゲート２２
および２３の出力がオアゲート２４に供給され、データ
多重化回路３０においては、データ多重化回路ｌＯの出
カバターンデータ０１と分周器３１の出力Ｄ５がアンド
ゲート３２に供給され、データ多重化回路２０の出カバ
ターンデータ０２と分周器３１の出力Ｄ６がアンドゲー
ト３３に供給され、アンドゲート３２および３３の出力
がオアゲート３４に供給される。

入カバターンデータＩｔ、１３，１２．１４は、それぞ
れクロックＣＬの１７４のレートのＮＲＺ波形のもので
、装置の起動時には端子５０から分周器Ｉｔ、２１．３
１にそれぞれ初期リセット信号ＩＮが供給されて分周器
１１，２１．３１がそれぞれリセットされる。

したがって、クロックＣＬ、分周器３１の出力Ｄ５．Ｄ
６、分周器１１の出力ＤＩ、Ｄ３、分周器２１の出力Ｄ
２．Ｄ４、入カバターンデータ１１、　　Ｉ３，１２，
１４、データ多重化回路１０２０の出カバターンデータ
０１，０２、データ多重化回路３０から得られる最終的
な出カバターンデータ０３および初期リセット信号ＩＮ
の関係は、第９図に示すようになり、最終的な出カバタ
ーンデータ０３として、人カバターンデータ１１〜Ｉ４
がデータＩｆ→データＩ２→データ■３→データＩ４→
データＩＩの順序で時分割に多重化されたものが得られ
る。

「発明が解決しようとする課題」上述した従来のデータ多重化装置において、クロックＣ
Ｌの周波数を広帯域にわたって変化させることができる
ようにクロックＣＬの発生源が発振器や出力増幅器など
の回路を切り換えることによってりａツクＣＬの周波数
を変えることができる構成にされた場合で、その切り換
えによってクロックＣＬの周波数を変えたときや、クロ
ックＣＬの発生源が外部機器であって、その外部機器と
データ多重化装置がケーブルによって接続される場合に
、そのケーブルが一時的に外れたときなどには、−例と
して第１０図に示すように、クロックＣＬに幅の狭いパ
ルスＰＩ、Ｐ２を生し、これによって分周器３１の出力
Ｄ５に幅の狭いパルスＰ３を生じることがある。

そして、上述した従来のデータ多重化装置において例え
ば分周器２１の動作能力が分周器１１の動作能力より低
いというように分周器１１と分周器２１の間で動作能力
に差があると、上記のように分周器１１．２１のクロッ
クとなる分周器３１の出力Ｄ５に幅の狭いパルスＰ３を
生じたとき、その幅の狭いパルスＰ３に対して例えば分
周器１１は応答するが分周器２１は応答しないというよ
うに分周器１１，２１の一方が応答しないことによって
、第１０図に示すように分周器１１の出力Ｄ１と分局器
２１の出力Ｄ２および分周器１１の出力Ｄ３と分周器２
１の出力Ｄ４がそれぞれ互いに異なったものになり、そ
の状態がクロックＣＬが正常に復することによって分周
器３１の出力Ｄ５が正常に復した後も継続するために、
クロックＣＬの異変を境にデータ多重化回路３０から得
られる最終的な出カバターンデータ０３における人カバ
ターンデータ１１−１４の多重化の順序が所期のものと
異なる順序になってしまう。

そのため従来は、上述したようにクロックＣＬの周波数
を変えた場合やクロックＣＬの発生源である外部機器と
データ多重化装置を接続しているケーブルが一時的に外
れた場合などで、クロックＣＬおよび分周器３１の出力
Ｄ５．Ｄ６に異変を生じて、分周器１１と分周器２１の
動作能力の違いにより出カバターンデータ０３における
入カバターンデータ１１〜Ｉ４の多重化の順序が所期の
ものと異なる順序になったときには、人為的な操作によ
って端子５０から分周器１１．　２１．　３１にそれぞ
れリセット信号を供給して分周器１１゜２１．３１をそ
れぞれリセットすることにより人カバターンデータＩｆ
〜■４の多重化の順序を所期の順序に補正している。

しかしながら、そもそも人為的な操作によるのは煩雑で
あるばかりか、クロックＣＬに異変を生じた原因によっ
てはクロックＣＬに異変を生じて人カバターンデータ■
１〜Ｉ４の多重化の順序が所期のものと異なる順序にな
ったことを認識できない場合もあり、そのような場合に
は入カバクーンデータｌｌ−１４の多重化の順序を所期
の順序に補正できない不都合がある。

そこで、この発明は、それぞれ同一のクロックを分周す
る別個の分周器を有し、それぞれその分周器の出力によ
って複数チャンネルの入力データを時分割で多重化する
複数のデータ多重化回路を備えるデータ多重化装置にお
いて、簡単な構成により、各データ多重化回路の間で分
周器の歩道が不揃いになって入力データの多重化の態様
が所期のものと異なる態様になったときには、それが確
実に検出されて人力データの多重化の態様が所期の態様
になるように各データ多重化回路の分周器の歩進が自動
的に是正されるようにしたものである。

「課題を解決するための手段」この発明においては、上記の複数のデータ多重化回路に
対して、この複数のデータ多重化回路のそれぞれの分周
器の出力の論理和または論理積を得るゲート回路と、こ
のゲート回路の出力のデユーティ比が所定比であるか所
定比に対して所定方向にずれたかを検出し、所定比に対
して所定方向にずれたときには上記の複数のデータ多重
化回路のそれぞれの分周器をリセットする検出制御部と
を設ける。

「作　用」複数のデータ多重化回路のそれぞれの分周器の歩進が揃
っているときにおける各分周器の出力の論理和または論
理積のデユーティ比は、各分周器の本来互いに同相にな
るべき出力の論理和または論理積を得た場合には５０％
になり、同一のクロックを分周する別個の分周器を有す
るデータ多重化回路が２個であって、その２個のデータ
多重化回路のそれぞれの分周器の本来互いに逆相になる
べき出力の論理和または論理積を得た場合には１００％
または０％になる、というように所定比になる。また、
各データ多重化回路の間で分周器の歩道が不揃いになっ
たときにおける各分周器の出力の論理和または論理積の
デユーティ比は、各分周器の本来互いに同相になるべき
出力の論理和を得た場合には５０％より大きくなり、論
理積を得た場合には５０％より小さくなり、２個のデー
タ多重化回路のそれぞれの分周器の本来互いに逆相にな
るべき出力の論理和を得た場合には１００％より小さく
なり、論理積を得た場合には０％より大きくなる、とい
うように上記の所定比に対して所定方向にずれる。

したがって、上記のように構成された、この発明のデー
タ多重化装置においては、ゲート回路において各分周器
の出力の論理和を得るか論理積を得るか、および同一の
クロックを分周する別個の分周器を有するデータ多重化
回路が２個である場合には、その２個のデータ多重化回
路のそれぞれの分周器の本来互いに同相になるべき出力
の論理和または論理積を得るか本来互いに逆相になるべ
き出力の論理和または論理積を得るかに応して上記の所
定比と所定方向が選定されることによって、各データ多
重化回路の間で分周器の歩進が不揃いになって入力デー
タの多重比の態様が所期のものと異なる態様になったと
きには、それが確実に検出され、その検出出力によって
各データ多重化回路の分周器がリセットされるので、入
力データの多重化の態様が所期の態様になるように各デ
ータ多重化回路の分周器の歩進が自動的に是正される。

「実施例Ｊ第１図は、この発明のデータ多重化装置の一例である。

前段側の２個のデータ多重化回路１０．２０と後段側の
１個のデータ多重化回路３０を備えること、データ多重
化回路１０，２０．３０は、それぞれ２チヤンネルの人
力データを時分割で多重化する構成のマルチプレクサで
、それぞれ１個の半導体集積回路として形成されるなど
によって別個の分周器１１，２］、３１を有すること、
分周器１１，２１．３１は、それぞれ１７２分周器で例
えばＴフリップフロップによって構成され、分周器３Ｈ
こおいては端子４０に得られるクロックＣＬが分周され
、分周器１１．２１においては、それぞれ分周器３１の
出力Ｄ５が分周されること、データ多重化回路１０には
入カバターンデータＩＩ。

Ｔ３が供給され、データ多重化回路２０には入カバター
ンデータ１２，１４が供給され、データ多重化回路３０
にはデータ多重化回路１０．２０の出力パターンデーク
０１，０２が供給されること、人カバターンデータＩＩ
、１３．１２．１４は、それぞれクロックＣＬの１７４
のレートのＮＲＺ波形のものであること、および装置の
起動時には端子５０から分周器２１，２１．３１にそれ
ぞれ初期リセット信号ＩＮが供給されて分周器１１，２
１．３１がそれぞれリセットされることは、第８図に示
した従来のデータ多重化装置と同じである。

ただし、初期リセット信号ＩＮはオアゲート７３を通し
て分周器１１，２１．３１に供給される。

したがって、クロックＣＬに異変を生じないで分周器１
１．２１の歩進が揃っているときには、クロックＣＬ、
分周器３１の出力Ｄ５．Ｄ６、分周器１１の出力ＤＩ、
Ｄ３、分周器２１の出力Ｄ２、Ｄ４、入カバターンデー
タ１１，１３，１２！４、データ多重化回路ＩＣ１，２
０の出カバターンデータ０１，０２、データ多重化回路
３０から得られる最終的な出カバターンデータ０３およ
び初期リセット信号ＩＮの関係は、第９図に示すように
なり、最終的な出カバターンデータ０３として、入カバ
ターンデータ１１〜Ｉ４がデータ１１→データＩ２→デ
ータＩ３→データＩ４→データ１１の順序で時分割に多
重化されたものが得られる。

そして、この発明においてはゲート回路６０と検出制御
部７０が設けられる。

ゲート回路６０は、この例においては例えば分周器１１
の出力Ｄ３と分周器２１の出力Ｄ４の論理和を得るオア
ゲート、具体的にはワイヤド・オアゲートである。検出
制御部７０は、ゲート回路６０の出力ＧＯを積分する積
分回路７１と、積分回路７１の出力電圧Ｖｉを基準電圧
Ｖｒと比較するコンパレータ７２を有し、コンパレータ
７２の出力ＣＰがオアゲート７３に供給される。この場
合、例えば、ゲート回路６０の出力Ｇｏは低レベルを−
１，６Ｖとし、高レベルを一〇、８ｖとするＥＣＬレベ
ルで得られるようにされ、基準電圧Ｖｒは−１，ＯＶに
される。

上述したようにクロックＣＬに異変を生じないで分周器
１１．２１の歩進が揃っているときには、第２図に示す
ように、分周器１１の出力Ｄ３および分周器２１の出力
Ｄ４は、それぞれデユーティ比が５０％の互いに同相の
パルス信号になり、ゲート回Ｂ６０の出力Ｇｏのデユー
ティ比が５０％になるので、積分回路７１の出力電圧Ｖ
ｉは上記の−１，６Ｖと一〇、８Ｖのちょうど中間（７
）−１，２Ｖになって上記のように−１，ＯＶである基
”ＪＡｔｉ圧Ｖｒより低くなり、コンパレーク７２の出
力ＣＰは低レベルになって出力ＣＰにリセット信号を生
じない。

これに対して、上述したようにり０ツクＣＬおよび分周
器３１の出力Ｄ５．Ｄ６に異変を使して例えば分周器２
１の動作能力が分周器１１の動作能力よ＃７低いために
分周器１２．２１の歩道が不揃いになり、最終的な出カ
バターンデータｏ３における人カバターンデータ１１〜
Ｉ４の多重化の順序が所期のものと異なる順序になった
ときには、第３図に示すように、その異変を住じた時点
Ｌｘ以降において、分周器１１の出力Ｄ３および分周８
２１の出力Ｄ４ば、それぞれデユーティ比が５０％の互
いに逆相のパルス信号になり、ゲート回路６０の出力Ｇ
Ｏのデユーティ比が１０（１％になるので、積分回路７
Ｉの出力電圧Ｖｉは−Ｏ，Ｓ　Ｖに向けて漸次高くなり
、これが−１，ＯＶより高くなった時点ｔｙにおいて、
コンパレータ７２の出力ＣＰが高レベルになって出力Ｃ
Ｐにリセット信号を生じ、そのリセット信号がオアゲー
ト７３を通じて分周器１１．２１．３１に供給されて分
周器１１，２１．３１がリセットされる。したがって、
時点ｔｙ以降においては、分周器１１．２１の歩進が揃
い、出カバターンデータ０３における入カバターンデー
タ１１−１４の多重化の順序が所期の順序になる。

図示していないが、ゲート回路６０は例えば分周器１１
の出力Ｄ３と分周器２１の出力Ｄ４の論理積を得るアン
ドゲートでもよい。ただし、この場合には、ゲート回１
Ｓ６０の出力ＧＯは正常時にはデユーティ比が５０％に
なるのに対して異常時にはデユーティ比が０％になるの
で、基準電圧Ｖｒはゲート回路６０の出力Ｇｏのデユー
ティ比が５０％のときにおける積分回路７１の出力電圧
とゲート回路６０の出力ＧＯのデユーティ比が０％のと
きにおける積分回路７１の出力電圧の中間の電圧に設定
し、コンパレータ７２においては積分回路７１の出力電
圧Ｖｉがその基準電圧Ｖｒより低くなった時に出力ＣＰ
にリセット信号が得られるようにする。

また、この例においては、ゲート回ＦＩＰＩ６０におい
て例えば分周器１１の出力Ｄ３と分周器２１の出力Ｄ２
の論理和または論理積を得るようにしてもよい。分周器
１１の出力Ｄ３および分周器２１の出力Ｄ２ば、正常時
にはそれぞれデユーティ比が５０％の互いに逆相のパル
ス信号になり、異常時にはそれぞれデユーティ比が５０
％の互いに同相のパルス信号になるので、分周器１１の
出力Ｄ３と分周器２１の出力Ｄ２の論理和出力は、正常
時にはデユーティ比が１００％になるのに対して異常時
にはデユーティ比が５０％になり、論理積出力は、正常
時にはデユーティ比が０％になるのに対して異常時には
デユーティ比が５０％になる。

したがって、分周器１１の出力Ｄ３と分周器２１の出力
Ｄ２の論理和を得る場合には、基！＃雷電圧ｒをゲート
回ｌｌ１１６０の出力ＧＯのデユーティ比が１００％の
ときにおける積分回路７１の出力電圧とゲート回路６０
の出力ＧＯのデユーティ比が５０％のときにおける積分
回路７１の出力電圧の中間の電圧に設定し、積分回路７
１の出力電圧Ｖｉがその基準電圧Ｖｒより低くなった時
にコンパレータ７２の出力ＣＰにリセット信号が得られ
るようにすればよく、論理積を得る場合には、基準電圧
Ｖｒをゲート回路６０の出力ＧＯのデユーティ比が０％
のときにおける積分回路７Ｉの出力電圧とゲート回１ｓ
６０の出力ＧＯのデユーティ比が５０％のときにおける
積分回ＷＩ７１の出力電圧の中間の電圧に設定し、積分
回路７１の出力電圧Ｖｉがその基準電圧Ｖｒより高くな
った時にコンパレータ７２の出力ＣＰにリセット信号が
得られるようにすればよい。

第４図は、この発明のデータ多重化装置の他の例である
。

この例は、２個のデータ多重化回路８０９０として、そ
れぞれ端子４０に得られるクロックＣＬの１７４のレー
トの４チヤンネルの入カバターンデータ１１１〜１１４
．１２１〜１２４を時分割で多重化するものを備える。

データ多重化回Ｂ８０は、分周器８１として２個のＴフ
リップフロップ８２．８３からなる１７４分周器を有し
、クロックＣＬがＴフリップフロップ８２のトリガ一端
子に供給され、Ｔフリップフロップ８２の出力Ｄ１１が
Ｔフリップフロップ８３のトリガ一端子に供給され、さ
らにＴフリップフロップ８２の出力Ｄ１１、ＤＩ２およ
びＴフリップフロップ８３の出力Ｄ１３．Ｄ１４が論理
回路８４に供給されることによって、論理回路８４から
人カバターンデータ１１１〜１１４のビット幅を４分割
するゲート信号Ｇｌｌ〜Ｇ１４が得られ、そのゲート信
号６１１〜Ｇ１４と入カバターンデータ１１１−ＩＩ４
がアンドゲート８５〜８８に供給され、アンドゲート８
５〜８８の出力がオアゲート８９に供給される構成で、
データ多重化回路９０も同じである。また、端子５０か
らオアゲート７３を通して分周器８１のＴフリップフロ
ップ８２．８３および分周器９ＩのＴフリップフロップ
９２．９３に初期リセット信号ＩＮが供給される。

したがって、クロックＣＬに異変を生じないで分周器８
１．９１の歩道が揃っているときには、クロックＣＬ、
Ｔフリップフロップ８２の出力Ｄ１１、Ｄ１２、Ｔフリ
ップフロップ８３の出力Ｄ１３、Ｄ１４、ゲート信号Ｇ
ｌｌ〜Ｇ１４、Ｔフリップフロップ９２の出力Ｄ２１．
Ｄ２２、Ｔフリップフロップ９３の出力Ｄ２３．Ｄ２４
、ゲート信号Ｇ２１〜Ｇ２４および初期リセット信号Ｉ
Ｎの関係は、第５図に示すようになり、データ多重化回
路８０．９０の出カバターンデータ０１０゜０２０とし
て、それぞれ入カバターンデータ１１１〜１１４．ｌ２
ｌ−１２４が相互に関連づけられた所期の順序で時分割
に多重化されたものが得られる。

そして、この例においてもゲート回路６０と検出制御部
７０が設けられるが、この例においてはゲート回路６０
は例えば分周器８１の出力Ｄ１３と分周器９゛１の出力
Ｄ２３の論理和を得るオアゲート、具体的にはワイヤド
・オアゲートである。

この場合、例えば、ゲート回路６０の出力Ｇｏは低レベ
ルを−１，６Ｖとし、高レベルを−０，８ｖとするＥＣ
Ｌレベルで得られるようにされ、検出制御部７０におけ
る基準電圧Ｖｒは−１，１ｖにされる。

上述したようにクロックＣＬに異変を生じないで分周器
８１．９１の歩進が揃っているときには、第５図に示す
ように、分周器８１の出力Ｄ１３および分周器９１の出
力Ｄ２３は、それぞれデユーティ比が５０％の互いに同
相のパルス信号になり、ゲート回路６０の出力ＧＯのデ
ユーティ比が５０％になるので、積分回路７１の出力電
圧Ｖｉは上記の−１，６ｖと−０，８■のちょうど中間
の−１，２Ｖになって上記のように−１，１ｖである基
準電圧Ｖｒより低くなり、コンパレータ７２の出力ＣＰ
は低レベルになって出力ＣＰにリセット信号を生しない
。

これに対して、クロックＣＬに異変を生して分周器８１
のＴフリップフロップ８２と分周器９１のＴフリップフ
ロップ９２の動作能力が異なることにまり分周器８１，
９１の歩進が不揃いになったときには、分周器８１の出
力Ｄ１３と分周器９１の出力Ｄ２３の関係およびゲート
回路６０の出力ＧＯのデユーティ比は、第６図のケース
１または２で示すように分周器８１の出力Ｄ１３と分周
器９１の出力Ｄ２３が互いに９０度（クロックＣＬの１
周期分）ずれてゲート回路６０の出力Ｇ０のデユーティ
比が７５％になるか、ケース３で示すように分周器８１
の出力Ｄ１３と分周器９１の出力Ｄ２３が互いに逆相に
なってゲート回路６０の出力ＧＯのデユーティ比が１０
０％になる。したがって、ケースｌまたは２の場合には
、積分回路７１の出力電圧Ｖｉが−１，ＯＶに向けて漸
次高くなり、これが−１，Ｉ　Ｖより高くなった時点に
おいてコンパレータ７２の出力ＣＰにリセット信号を生
じて分周器８１．９１がリセットされ、ケース３の場合
には、積分回路７１の出力電圧Ｖｉが０、８　Ｖに向け
て漸次高くなり、これが−１，Ｉ　Ｖより高くなった時
点においてコンパレータ７２の出力ＣＰにリセット信号
を生じて分周器８１．９１がリセットされる。

図示していないが、ゲート回路６０は例えば分周器８１
の出力Ｄ１．３と分周器９１の出力Ｄ２３の論理積を得
るアンドゲートでもよい。ただし、この場合には、ゲー
ト回路６０の出力ＧＯは正常時にはデユーティ比が５０
％になるのに対して異常時にはデユーティ比が２５％ま
たは０％になるので、基準電圧Ｖｒはゲート回路６０の
出力ＧＯのデユーティ比が５０％のときにおける積分回
路７１の出力電圧とゲート回路６０の出力Ｇｏのデユー
ティ比が２５％のときにおける積分回路７１の出力電圧
の中間の電圧に設定し、コンパレータ７２においては積
分回路７１の出力電圧Ｖｉがその基準電圧Ｖｒより低く
なった時に出力ＣＰにリセット信号が得られるようにす
る。

また、この例においても、ゲート回路６０において例え
ば分周器８１の出力Ｄ１３と分周器９１の出力Ｄ２４の
論理和または論理積を得るようにしてもよい。分周器８
１の出力Ｄ１３と分周器９１の出力Ｄ２４は、正常時に
は第５図に示すように互いに逆相になり、異常時には第
６図のケース１．２または３で示すように互いに９０度
ずれるか同相になるので、分周器８１の出力Ｄ１３と分
周器９１の出力Ｄ２４の論理和出力は、正常時にはデユ
ーティ比が１００％になるのに対して異常時にはデユー
ティ比が７５％または５０％になり、論理積出力は、正
常時にはデユーティ比が０％になるのに対して異常時に
はデユーティ比が２５％または５０％になる。したがっ
て、分周器８１の出力Ｄ１３と分周器９１の出力Ｄ２４
の論理和を得る場合には、基準電圧Ｖｒをゲート回路６
０の出力Ｇｏのデユーティ比が１００％のときにおける
積分回路７１の出力電圧とゲート回路６０の出力Ｇｏの
デユーティ比が７５％のときにおける積分回路７１の出
力電圧の中間の電圧に設定し、積分回路７１の出力電圧
Ｖｉがその基準電圧ｖｒより低くなった時にコンパレー
タ７２の出力ＣＰにリセット信号が得られるようにすれ
ばよく、論理積を得る場合には、基準電圧Ｖｒをゲート
回路６０の出力ＧＯのデユーティ比が０％のときにおけ
る積分回路７１の出力電圧とゲート回路６０の出力Ｇｏ
のデユーティ比が２５％のときにおける積分回路７１の
出力電圧の中間の電圧に設定し、積分回路７１の出力電
圧Ｖｉがその基準電圧Ｖｒより高くなった時にコンパレ
ータ７２の出力ＣＰにリセット信号が得られるようにす
ればよい。

データ多重化回路８０．９０のようなデータ多重化回路
が３個以上設けられる場合にも、この発明を適用できる
ことは言うまでもない。ただし、その場合には、図示し
た２個のデータ多重化回路８０．９０を備える場合にお
ける分周器８１の出力Ｄ１３と分周器９１の出力Ｄ２３
の論理和もしくは論理積または分周器８１の出力Ｄ１４
と分周Ｒ９１の出力Ｄ２４の論理和もしくは論理積のよ
うに、各分周器の本来互いに同相になるべき出力の論理
和または論理積を得る必要がある。

第７図に示すように、制御回路７４から初期リセット信
号ＩＮが得られるとともに、コンパレータ７２の出力Ｃ
Ｐが制御回路７４に供給されて出力ＣＰが高レベルにな
ったときには制御回路７４からリセット信号ＲＥが得ら
れるようにしてもよい。もちろん、この場合には、出力
ＣＰが高レベルになっても制御回路７４からリセット信
号ＲＥが得られるまでの間は、各データ多重化回路の分
周器はリセットされず、出力ＣＰは高レベルを保持する
。

「発明の効果」上述したように、この発明によれば、簡単な構成により
、各データ多重化回路の間で分周器の歩進が不揃いにな
って入力データの多重化の態様が所期のものと異なる態
様になったときには、それが確実に検出されて入力デー
タの多重化の態様が所期の６様になるように各データ多
重化回路の分周器の歩道が自動的に是正される。

【図面の簡単な説明】

第１図は、この発明のデータ多重化装置の一例を示す回
路接続図、第２図および第３図は、その動作の説明に供
するタイムチャート、第４図は、この発明のデータ多重
化装置の他の例を示す回路接続図、第５図および第６図
は、その動作の説明に供するタイムチャート、第７図は
、この発明のデータ多重化装置のさらに他の例の一部を
示す回路接続図、第８図は、従来のデータ多重化装置の
一例を示す回路接続図、第９図および第１０図は、その
動作の説明に供するタイムチャートである。

Claims

【特許請求の範囲】

（１）それぞれ同一のクロックを分周する別個の分周器
を有し、それぞれその分周器の出力によって複数チャン
ネルの入力データを時分割で多重化する複数のデータ多
重化回路と、この複数のデータ多重化回路の上記それぞれの分周器の
出力の論理和または論理積を得るゲート回路と、このゲート回路の出力のデューティ比が所定比であるか
所定比に対して所定方向にずれたかを検出し、所定比に
対して所定方向にずれたときには上記複数のデータ多重
化回路の上記それぞれの分周器をリセットする検出制御
部と、を備えるデータ多重化装置。