KR19990067277A

KR19990067277A - 클록 신호 분배 시스템

Info

Publication number: KR19990067277A
Application number: KR1019980703248A
Authority: KR
Inventors: 찰스 에이. 밀러; 다니엘 제이. 베델
Original assignee: 오쿠모토 리차드; 크레던스 시스템스 코포레이션
Priority date: 1996-01-03
Filing date: 1996-12-10
Publication date: 1999-08-16
Also published as: EP0872071A1; EP0872071A4; WO1997025795A1; JP3765835B2; US5712883A; KR100528379B1; JP2000503190A

Abstract

동기화된 클록 신호를 분배하는 시스템(10)은 하나의 세트의 공간적으로 분산된 디스큐 단(16(1)-16(N))을 포함한다. 각 단은 조정 가능한 제1 및 제2 지연 회로(20A(1),20B(1)) 및 위상 동기 루프 콘트롤러(22)를 정합한다. 여러 쌍의 전송선(18A, 18B)을 정합하는 것은 세트의 연속적인 단을 상호연결한다. 각 쌍의 하나의 전송선(18A)은 각 단의 제1 지연 회로(20A)의 출력을 세트의 다음 단의 제1 지연 회로(20)의 입력과 연결한다. 상기 쌍의 다른 전송선(18B)은 단의 제2 지연 회로(20B)의 입력은 다음 단의 제1 지연 회로(20A)의 입력과 연결한다. 세트의 제1 단의 제1 지연 회로(20A)가 입력 기준 클록 신호(CLKA)를 수신하면, 기준 클록 신호는 연속적인 각 단의 모든 제1 지연 회로(20A)를 통해 전파된다.

Description

클록 신호 분배 시스템

하나의 세트의 상호연결된 작동 모듈로 구성된 디지털 시스템에서는, 각 모듈로 분배된 여러 신호 중 하나의 신호는 모듈간 데이터 전송 동작의 타이밍을 제어하는 클록 신호이다. 예를 들어 컴퓨터는, 새시에 탑재되고 백플레인 배선(backplane wiring)에 의해 중앙 제어기 및 클록 신호 소스를 포함하는 모듈과 상호연결된 다수의 회로기판 또는 분산된 프로세서를 포함할 수 있다. 이 시스템에서 백플레인 내의 도체 중의 하나는 클록 신호를 각각의 다수의 모듈로 전송한다. 회로가 정확하게 동작하기 위해서는, 클록 신호 펄스가 다수의 모듈에 실질적으로 동시에 도달해야 하며, 그렇지 않으면 신뢰성 있는 데이터 전송이 보장되지 않는다. 그러나 모듈이 백플레인을 따라 클록 신호 소스로부터 서로 다른 거리로 위치하고 있기 때문에, 클록 신호 펄스가 각 회로기판에 동시에 도달하지는 않는다. 이러한 클록 신호 스큐(skew)는 클록 신호 주기에 비하여 클록 신호 스큐가 작은 낮은 클록 신호 주파수에서는 허용 가능하다. 그러나 클록 신호 스큐가 클록 신호 주기의 대부분이 되는 높은 클록 주파수에서는 백플레인상의 데이터 전송은 신뢰성을 잃게 된다.

또한 신호 스큐는 동기(同期)식으로 함께 동작해야 하는 분산된 구성 요소를 가지는 전자기구의 경우 문제가 된다. 예를 들어, 집적회로(IC) 검사기는 호스트 유닛 및 공간적으로 분산되어 있지만 호스트 유닛과 통신하기 위해 상호연결하고 있는 다중 작동 모듈을 포함할 수 있다. 각 작동 모듈은 테스트 중인 IC의 개별 핀과 인터페이스될 수 있다. 서로 다른 시간에, 작동 모듈은 테스트 신호를 IC 핀으로 전송할 수 있으며, 이 핀에서 IC에 의해 발생된 출력 데이터를 획득할 수 있다. 호스트 유닛의 기능 중의 하나는 작동 모듈의 동작을 조정하는 것이다. 예를 들어, 테스트 개시를 신호하기 위해 호스트 유닛이 "시작(start)" 신호를 각 작동 모듈로 전송할 수 있다. 또한 호스트 유닛은 글로벌(global) 클록 신호를 각 작동 모듈로 전송하여, 테스트가 진행되는 동안 작동 모듈의 동작을 동기화하고 테스트가 진행되는 동안 호스트와 모듈간의 데이터 전송을 동기화한다. 클록 및 다른 제어 및 데이터 신호가 서로 다른 거리를 이동하여 작동 모듈에 도달하는 경우, 서로 다른 시간에 서로 다른 모듈에 도달한다. 이러한 제어 및 클록 신호 스큐가 충분히 크다면 모듈 작동간에 타이밍 부정합(mismatch)을 가져올 수 있으며 모듈과 호스트 유닛간의 동기식 통신에 역효과를 미칠 수 있다.

1994년 11월 29일, Watson 등에게 특허된 미합중국 특허번호 5,369,640은 개별 전송선을 클록 신호 소스로부터 각 작동 모듈로 제공함으로써 그리고 그들이 모두 동일한 길이를 가지도록 전송선을 조절함으로써, 리모트 작동 모듈로 전송된 클록 신호에서의 스큐를 감소하는 시스템에 대하여 서술하고 있다. 그러나 신호 스큐 문제를 해결하기 위한 이러한 "스타 버스(star bus)" 방법은 신호 소스로부터 많은 수의 전송선이 나와야 하기 때문에 다수의 작동 모듈을 가지는 시스템에서는 다소 다루기 힘들 수 있다.

클록 신호 스큐를 제거하기 위한 다른 방법이 1984년 5월 8일, Tague 등에게 특허된 미합중국 특허번호 4,447,870에 개시되어 있다. 여기에서는 각 작동 모듈 상에 조정 가능한 지연 회로(delay circuit)를 제공하여, 각 작동 모듈에 도달한 후 클록 신호를 더 지연시킨다. 각 작동 모듈의 지연 회로를 조절하여, 클록 신호 전송선 및 조절 가능한 지연 회로에 의해 제공되는 지연 합을 표준 지연과 일치시킨다. 이러한 방법은 클록 신호가 백플레인의 모든 작동 모듈과 접속되어 있는 단일 전송선을 통해 작동 모듈로 전송되도록 한다. 그러나 이 방법은 시간 소비적이며, 각 작동 모듈에서의 지연 회로를 수동으로 조정해야하는 까다로운 과정을 요구한다. 또한 작동 모듈이 전송선을 따라 새로운 위치로 이동할 때마다, 클록 지연 회로를 재조정해야 한다.

1994년 11월 1일, Grover에게 특허된 미합중국 특허번호 5,361,277은 위상 동기된 클록 신호를 각각의 다수의 분산된 회로 모듈로 전송하는 시스템을 개시하고 있다. 이 시스템은 각 모듈로 경로가 설정된(routing)된 병렬 "출발(outgoing)" 및 "복귀(return)" 전송선을 사용한다. 클록 소스는 출력 클록 신호를 출력 전송선 상에서 각 모듈로 차례로 전송한 후, 출력 및 복귀 전송선이 함께 묶여있는 최종 모듈을 뒤의 원격점으로 전송한다. 그 후 클록 신호는 역 순서로 복귀 전송선을 통해 원격점으로부터 각 모듈을 통과하여 복귀한다. 각 모듈에서의 디스큐 회로(deskewing circuit)는 클록 신호들이 이 모듈을 통과할 때 전송선을 탭(tap)한다. 디스큐 회로는 출력 클록 신호 및 복귀 클록 신호의 위상을 모니터하고, 출력 클록 신호의 위상과 복귀 클록 신호의 위상의 중간 위상을 가지는 로컬(local) 클록 신호를 생성시킨다. 모든 디스큐 회로에 의해 생성된 로컬 클록 신호는 모듈과 클록 소스의 거리 차에 관계없이 모두 동상(同相)이다. Grover는 출력 및 복귀 클록 신호간의 중간 위상을 가지는 로컬 클록 신호를 생성하기 위한 비교적 복잡한 회로에 대하여 기술하고 있다. 이러한 회로는 IC화된 모듈에 실장되는 경우 구현하기 어렵고, 지터(jitter)되기 쉽고, 디지털 I.C. 기술에서는 사용할 수 없으며, 또는 실질적 집적회로 공간을 요구하는 카운터, 발진기, 램프 발전기(ramp generator) 및/또는 분주 회로에 의존한다. 또한 Grover에 의해 제안된, 간격을 2등분하고 위상을 동기하는 기술은 위상 오류의 원인이 되는 로컬 클록 회로 레이아웃 경로 변동을 교정하지는 않는다. 또한, 분산된 큰 규모의 프로세서 시스템 및 복잡한 집적회로 디자인에서 이 방법을 사용하는 경우, 클록 팬-아웃(fan-out) 및 분배는 중요한 문제가 된다. 이러한 시스템에서는 클록 신호가 수백 또는 수천의 모듈로 분배되어야 할 때도 있다. 이렇게 많은 회로 모듈을 구동할 수 있는 단일 클록 소스를 구현하기는 어렵다.

동기된 클록 및 데이터 신호를 동기 디지털 회로 모듈의 공간적으로 분산된 모듈로 전송하는 시스템이 필요하다. 이 시스템은 디지털 집적회로 제조 기술에서 사용될 수 있어야 하며 각 모듈에서 또는 회로 클러스터에서 복잡한 회로를 요구하지 않아야 한다. 이 시스템은 노이즈 또는 기온 변동에 비교적 덜 민감해야 하며, 기준 클록 신호(reference clock signal)의 팬-아웃을 최소화해야 한다.

본 발명은 유사한 위상 및 주파수를 가지는 클록 신호를 공간적으로 분산된 전자 회로의 모듈로 제공하는 시스템에 관한 것이다.

도 1은 본 발명에 따른 클록 신호 분배 시스템을 나타내는 블록도이며;

도 2는 도 1의 일반적인 디스큐 회로의 제1 실시예를 나타내는 블록도이며;

도 3은 보다 상세한 블록도의 형태로 도 2의 일반적 지연 회로를 나타내는 개략적인 도면이며;

도 4는 도 1의 일반적 지연 회로의 제2 다른 실시예를 나타내는 블록도이며;

도 5 및 도 6은 도 4의 디스큐 회로의 동작을 도시하는 타이밍도이며;

도 7은 도 4의 주파수 배율기(frequency multiplier)를 나타내는 블록도이며;

도 8은 도 1의 일반적 디스큐 회로의 제3 다른 실시예를 나타내는 블록도이며;

도 9 및 도 10은 본 발명에 따른 클록 신호 분배 시스템의 다른 실시예를 나타내는 블록도이며;

도 11은 본 발명에 따른 다차원 클록 신호 분배 시스템을 나타내는 블록도이다.

동기화된 로컬 클록 신호를 로직 시스템의 공간적으로 분산된 모듈에 제공하는 시스템은 하나의 시리즈의 디스큐 단(deskewing stage)을 포함하며, 각 단은 해당하는 하나의 모듈에 근접하여 위치한다. 각 단은 조정 가능한 제1 및 제2 지연 회로와 위상 동기 루프 콘트롤러(phase lock loop controller)를 정합하는 것을 포함한다. 여러 쌍의 정합 전송선은 상기 시리즈의 연속된 단을 상호연결하여, 입력 주기적 기준 신호의 펄스가 모든 연속된 단의 제1 지연 회로를 통해 전파되도록 하며, 기준 신호의 펄스가 한 쌍의 제1 전송선을 통해 단의 제1 지연 회로의 입력에 도달할 때마다 그 쌍의 제2 전송선을 통해 이전 단의 제2 지연 회로로 되돌아가도록 한다. 각 단의 위상 동기 루프 콘트롤러는 제1 및 제2 지연 회로에 의해 제공된 지연을 조정하여, 제2 지연 회로 출력을 제1 지연 회로 입력과 위상 동기시킨다. 이것은 각 연속된 단의 입력에서 관찰된 기준 신호가 제1 단의 입력에서 관찰된 기준 신호와 위상 동기되는 것을 보장한다. 그 후 각 단은 그 입력 기준 신호의 위상 및 신호를 트랙(track)하는 출력 로컬 클록 신호를 생성시킨다. 따라서 모든 모듈에 공급된 로컬 클록 신호가 서로 동기된다.

본 발명의 다른 실시예에 따라, 신호 디스큐 시스템은 N×M 배열(array)의 단을 구성하도록 확장된다. 배열의 제1 열의 단들을 상호연결하여, 하나의 세트의 N개의 동기화된 로컬 클록 신호를 생성하도록 한다. 그 후 제1 열의 각 단에 의해 생성된 로컬 클록 신호는 추가적으로 동기화된 로컬 클록 신호를 생성함으로써 응답하는 그 동일 행의 나머지 M-1 단에 기준 신호 입력으로서 공급된다. 본 발명의 다른 실시예는 클록 신호가 다수의 회로 모듈에 공급되어야 하는 경우 누산 위상 지터(accumulated phase jitter)를 최소화한다.

따라서 본 발명의 목적은 하나의 세트의 동기화된 로컬 클록 신호를 공간적으로 분산된 회로 모듈로 제공하는 것이다.

이 명세서의 결론부는 본 발명의 요지를 구체적으로 지적하고 명확하게 청구한다. 그러나 이 기술분야에서 숙련된 사람은 동일한 참조 번호가 동일한 구성요소를 가리키는 다음의 도면을 참조하여 명세서의 나머지 부분을 읽는다면, 본 발명의 작동의 구성과 방법 및 본 발명의 특징과 목적을 잘 이해하게 될 것이다.

도 1은 하나의 세트의 N개의 동기화된 로컬 클록 신호 CLKL(1)-CLKL(N)을 생성하는 클록 신호 분배 시스템(10)을 묘사한다. 이러한 로컬 클록 신호를 디지털 전자 시스템의 하나의 세트의 공간적으로 분산된 로컬 모듈(12(1)-12(N))의 클록 입력으로 사용할 수 있다. 또한 클록 신호 분배 시스템(10)은 호스트 모듈(11)로부터 각 로컬 모듈(12(1)-12(N))로 전송되는 데이터 및/또는 제어 신호를 분배한다.

분배 시스템(10)은 클록 신호 소스(14) 및 하나의 세트의 N개의 디스큐 단(16(1)-16(N))을 포함한다. 1 내지 N까지의 모든 수 K에 대하여, "K번" 디스큐 단(16(K))은 K번 로컬 모듈(12(K))의 근처에 위치하며, K번 로컬 클록 신호 CLKL(K)를 생성시킨다. 모든 로컬 클록 신호 CLKL(1)-CLKL(N)는 클록 소스(14)에 의해 생성된 주기적 기준 신호 CLKA(1)과 위상 동기된다. 따라서 로컬 클록 신호 CLKL(1)-CLKL(N)은 클록 펄스를 공간적으로 분산된 로컬 모듈(12(1)-12(N))에 동시에 제공한다.

도 2는 보다 상세한 블록도의 형태로 K번 디스큐 단을 도시한다. 도 1 및 도 2를 참조로 하여 설명하면, 제1 디스큐 단(16(1))은 전송선(18(1))을 통해 클록 소스(14)로부터 기준 클록 신호(CLKL(1))를 수신하고, 이 신호를 로컬 클록 신호 CLKL(1)로서 로컬 모듈(12(1))로 전송한다. 또한 단(16(1))은 프로그래머블 지연 회로(22A(1))를 통해 클록 신호 CLKA(1)을 지연한 후, 이 신호를 클록 신호 CLKA(2)로서 다음 디스큐 단(16(2))으로 통과시킨다. 단(16(1)) 내의 제어 회로(22(1))는 지연 회로(22A(1))를 자동적으로 조정하여 CLKA(2) 신호가 단(16(2))에 도달할 때 이 신호를 단(16(1))에 도달하는 CLKA(1) 신호와 동상이 되도록 한다. 단(16(2))은 입력 CLKA(1)신호를 전송선(18A(2))을 통하여 로컬 클록 신호 CLKL(2)로서 로컬 모듈(12(2))에 전송한다. CLKA(2)가 CLKA(1)과 동상이기 때문에 로컬 클록 CLKL(2)는 로컬 클록 CLKL(1)과 동상이 된다는 것에 주목하라. 따라서 로컬 클록 신호 CLKL(1) 및 CLKL(2)의 펄스는 그들의 각각의 로컬 모듈(12(1) 및 12(2))을 동시에 클록하게 된다.

CLKB(2) 신호는 단(16(1))의 지연 회로(20B)에 의해 지연되어 기준 신호 REF를 생성시킨다. 단(16(1))의 제어 회로(22)는 (동일한) 지연(20A 및 20B)을 조정하여 CLKA(2)가 CLKA(1)보다 정확하게 하나의 사이클만큼 늦어지도록 REF를 CLKA(1)과 위상 동기한다.

단(16(1)) 이후의 연속된 각 단(16(K))은 유사한 방식으로 이전 단(16(K-1))으로부터 입력 클록 신호 CLKA(K)를 수신하고, 들어오는 CLKA(K) 신호를 지연하여 출력 클록 신호 CLKA(K+1)을 생성시켜 하나의 클록 사이클이 지난 후 전송선(18A(K+1))을 통해 다음 단(16(K+1))으로 전달한다. 따라서 단(16(1)-16(N))의 입력에서 관찰하는 경우, 모든 클록 신호 CLKA(1)-CLKA(N)은 서로 동상이다. 또한 모든 단(16(K))은 입력 기준 클록 신호 CLKA(K)에 응답하여 출력 로컬 클록 신호 CLKL(K)를 생성시킨다. 모든 기준 클록 신호 CLKA(K)가 서로 동상이기 때문에, 모든 로컬 클록 신호 CLKL(K) 또한 그러하다. 따라서 모든 로컬 모듈(12(1)-12(N))은 동기식으로 클록된다.

도 1을 다시 참조하여 설명하면, 또한 분배 시스템(10)은 데이터 또는 제어 신호(DATA)를 호스트 모듈(11)로부터 분산된 전자 회로의 로컬 모듈(12(1)-12(N))로 전송한다. 호스트 모듈(11)이 클록 소스(14)와 아주 근접하여 적당하게 위치하고 있기 때문에, 거의 지연 없이 CLKA(1) 신호를 수신한다. 데이터 버스(19(1))는 하나 이상의 병렬 데이터 선을 포함할 수 있으며, 병렬 데이터 워드 DATA(1)을 모듈(11)로부터 단(16(1))으로 전달한다. 버스(19(1))의 각 선은 전송선(18(1))과 동일한 길이이며 유사한 신호 전파 속도를 가진다. 단(16(1))은 CLKA(1)로부터의 펄스에 응답하여 들어오는 입력 DATA(1) 신호를 데이터 워드 DATA(2)로서 출력 버스(19(2))로 래치(latch) 처리한다. 버스(19(2))는 DATA(2)를 단(16(2))으로 전송한다. 이후의 각 단(16(K))(K>2임)은 유사한 방식으로 입력 클록 신호 CLKA(K)의 각 펄스에 응답하여 입력 데이터 DATA(K)를 버스(19(K+1))를 통해 출력 데이터로 래치 처리한다. 또한 CLKA(K) 펄스에 응답하여, 각 단(16(K))은 입력 DATA(K) 신호를 출력 버스(21(K))를 통해 해당 로컬 모듈(12(K))로 전송하기 위한 출력 데이터 신호 DATL(K)로서 래치한다. 따라서, 예를 들어, 호스트 모듈(11)이 CLKA(1) 펄스의 상승 에지(leading edge)에 응답하여 데이터 펄스를 단(16(1))으로 보내면, 단(16(1))은 데이터 펄스를 선(21(1))을 통해 DATL(1) 펄스에 응답하는 모듈(12(1))로 래치한다. 연속된 단(16(2)-16(N))은 CLKA(1) 신호의 연속적인 사이클로 그들의 출력선(21(2)-21(N))을 통해 데이터 펄스를 래치한다.

각 로컬 모듈(12(K))이 데이터 펄스에 응답하여 동작을 취하기 위해 N-K 클록 사이클을 기다리도록 프로그램되어 있다면, 모든 모듈(12(K))이 데이터 펄스에 동시에 응답하게 된다. 예를 들어, 로컬 모듈(12(1)-12(N))은 집적회로 테스터의 일부가 될 수 있으며, 각 모듈(12(K))은 데이터 신호 펄스를 수신한 후 N-K개의 클록 펄스가 경과한 후 테스트 동작의 일부를 시작하도록 프로그램될 수 있다. 따라서 모든 로컬 모듈은, 호스트 모듈(11)이 선(19(1))을 통해 데이터 펄스를 전송한 후 N개의 사이클이 경과한 후, 동시에 테스트를 시작한다.

도 2는 도 1의 일반적 디스큐 단(16(K))의 제1 실시예를 블록도 형태로 도시한다. 단(16(K))은 정합된 한 쌍의 가변 지연 회로(20A 및 20B) 및 위상 비교기(24)와 루프 필터(26; loop filter)로 이루어진 위상 동기 루프 콘트롤러(22)를 포함한다. 선(18A(K))을 통해 들어오는 기준 클록 신호 CLKA(K)은 전송선(18B(K))을 통해 복귀(return) 클록 신호 CLKB(K)로서 이전 단(16(K-1))으로 다시 라우팅된다. 그리하여 도착하는 CLKA(K) 신호 및 출발하는 CLKB(K) 신호는 실질적으로 동일한 위상 및 주파수를 가진다. 또한 CLKA(K) 신호는 위상 비교기(24)의 입력에 공급된다. 또한 CLKA(K) 신호는 로컬 클록 신호 CLKL(N)로서 도 1의 로컬 모듈(12(K))을 향해 외부로 라우팅된다.

선(18A(K) 및 18B(K))이 클록 신호를 상당히 감쇠하는 경우, 증폭기(30)를 선(18A(K) 및 18B(K)) 사이에 삽입할 수 있다. CLKB(K)의 위상 및 주파수는 조금 지연되어 CLKA(K)의 위상 및 주파수를 트랙한다. 그러나 이러한 지연은 로컬 클록 동기화의 정확성에 영향을 미치지 않는다.

지연 회로(20A)는 입력 클록 신호 CLKA(K)를 지연하여 전송선(18A(K+1))을 통해 다음 단(16(K+1))으로 공급되는 출력 클록 신호 CLKA(K+1)을 생성시킨다. 지연 회로(20B)는 다음 단(16(K+1))으로부터 입력되는 복귀 신호 CLKB(K+1)을 지연시켜 위상 비교기(24)의 제2 입력에 공급되는 기준 클록 신호 REF(K)를 생성시킨다. 위상 비교기(24)는 REF(K)의 위상이 CLKA(K)의 위상보다 뒤쳐지는 경우에는 출력 신호를 증가시키고, REF(K)의 위상이 CLKA(K)의 위상보다 앞서는 경우에는 출력 신호를 감소시킨다. 루프 필터(26)는 위상 비교기(24)의 출력 신호를 필터(적분)하여 가변 지연 회로(20A 및 20B)의 제어 입력에 공급되는 제어 신호 VPLL을 생성시킨다. 각 회로(20A 또는 20B)의 지연은 입력 제어 신호 VPLL의 전압과 역비례하여 변동된다.

단(16(K))에 도달하는 CLKA(K) 신호의 펄스가 위상 비교기(24)의 제1 입력에 나타난다. 그 후 펄스는 지연 회로(20A)를 통과하여 다음 단(16(K+1))으로 이동하고 선(18(K+1))을 통해 단(16(K))의 CLKB(K) 펄스로서 단(16(K))으로 복귀한다. 복귀 펄스는 단(16(K))의 지연 회로(20(B))를 통해 통과하고 최종적으로 REF(K)의 펄스로서 위상 비교기(24)의 제2 입력에 도달한다. 위상 비교기(24) 및 루프 필터(26)가 지연 회로(20A 및 20B)의 (유사한) 지연을 제어하도록 함께 동작하기 때문에 REF(K)는 CLKA(K)와 위상 동기된다.

단(16(K) 및 16(K+1)) 사이에서 라운드 트립(round trip) 상에서 클록 펄스를 전송하는 2개의 전송선(18A(K+1) 및 18B(K+1))은 길이 및 신호 전파 속도의 양 측면에서 정합되므로, 단(16(K) 및 16(K+1)) 사이에서 동일한 고유 신호 지연을 제공한다. 또한 지연 회로(20A 및 20B)가 유사하며 동일한 신호 VPLL에 의해 제어되기 때문에, 그들 역시 동일한 지연을 가진다. 따라서 CLKA(K)의 각 펄스는 단(16(K+1))으로부터 단(16(K))의 비교기(24)의 제2 입력으로 복귀하는데 요구되는 시간과 동일한 양의 시간으로 단(16(K))의 위상 비교기(24)의 제1 입력으로부터 단(16(K+1))의 입력으로 이동할 것을 요구한다. 그러므로 REF(K)를 CLKA(K)와 위상 동기함으로써, 비교기(24)는 단(16(K+1))으로 입력되는 CLKA(K+1) 신호가 단(16(K))으로 입력되는 CLKA(K)와 동상이 되거나 CLKA(K)과 180도 위상 차이가 나도록 한다.

모든 클록 신호 CLKA(1)-CLKA(N)가 180도 위상 차이가 나지 않으며 서로 동상이어야 하기 때문에, 지연 회로(20A 및 20B)가 동작하는 범위 및 모듈 영역 사이의 전송선의 간격 차이를 제한하여, 위상 동기 시, 연속된 단 (16(K) 및 16(K+1))의 클록 입력 사이의 전체 지연을 CLKA 신호의 주기 T/2가 아닌 T와 항상 동일하도록 한다. 예를 들어, 각 전송선(18A/18B)의 고유 지연 "D18"이 0.1T 내지 0.3T의 범위로 변동되는 것을 허용한다면, 지연 회로(20A/20B)에 의해 제공되는 지연 "D20"은 예를 들어 0.65T 내지 0.95T의 범위로 제한되어야 한다. 따라서 전체 지연(D18+D20)은 시스템 시동 시에 0.75T 및 1.15T 사이의 범위가 될 것이며 D18+D20 = T로 CLKA(K) 및 CLKA(K+1)를 동상으로 안정시킨다. 본 시스템은 CLKA(K) 및 CLKA(K+1)가 180도의 위상 차이를 가지도록 하면서 D18+D20 = 0.5T로 "의사 동기(false lock)"를 할 수 없는데, 이는 D18 및 D20 값의 이러한 조합을 획득할 수 없기 때문이다.

위상 동기 시 전체 지연 D18+D20이 T의 배수 중의 어느 하나이면, 시스템은 만족스럽게 동작한다는 것을 이해해야 한다. 따라서 전송선 지연 D18이 2.4T에서 2.6T의 범위 내이면, 예를 들어 0.40T 내지 0.6T 범위의 가변 지연 범위를 선택할 수 있다. 이것은 시스템 시작 시에 2.8T 내지 3.2T 범위의 전체 지연을 제공하며 3.0T에서 위상 동기한다. 그러나 모든 경우에 전송선 지연 D18 범위가 0.5T보다 작은 스팬(span)을 가지도록 제한해야 한다.

도 3은 도 2의 지연 회로(18A)를 도시한다. 회로(20B) 또한 이와 유사하다. 지연 회로(20A)는 공통 전원으로서 VPLL을 가지는, 직렬로 연결된 하나의 세트의 유사한 인버터(44)로 구성된다. CLKA(K) 신호는 직렬로 연결된 제1 인버터의 입력으로 공급되며, CLKA(K+1)은 VPLL의 크기에 의해 결정되는 지연을 거친 후에 직렬로 연결된 최종 인버터의 출력에서 나온다. 직렬로 연결된 인버터(44)의 개수, 각 인버터(44)의 스위칭 속도 및 도 2의 콘트롤러(22)에 의해 생성된 VPLL 값의 범위가 함께 지연 회로의 범위를 함께 결정한다.

도 2를 참조하여 설명하면, 단(16(K))은 하나의 세트의 D형 플립플롭(28)을 포함하며, 각 플립플롭은 입력 단자 D에서 입력 데이터 선(19(K))을 통해 도달하는 개별적인 하나의 DATA(K) 신호를 수신하고, 그 클록 단자가 로컬 클록 신호 CLKL(K)에 의해 펄스되면 그 출력 단자 Q에서 해당하는 세트의 DATA(K+1) 및 DATL(K) 신호를 생성시킨다.

상기한 바와 같이, 지연 회로(20A 및 20B)의 범위 및 모듈 영역 사이의 전송선의 간격 차이의 범위를 제한하여, 위상 동기 시, 연속적인 단(16(K) 및 16(K+1))의 클록 입력 사이의 전체 지연을 CLKA 신호의 주기 T(또한 T/2가 아님)로 안정되도록 해야한다. 본 발명의 다른 실시예에서는 이러한 제한을 피하기 위해, 도 4에 도시한 바와 같이 주파수 배율기(46)를 각 단(16(K))에 추가한다. 주파수 배율기(46)는 들어오는 클록 신호 CLKA(K)의 주파수를 2배로 하여 로컬 클록 신호 CLKL(L)을 생성시킨다. 이것은 신호 CLKA(2)-CLKA(K) 중 몇 개의 단에 입력되는 신호는 도 1의 제1 단에 입력되는 신호 CLKA(1)와 동상이며, 그 외 단에 입력되는 신호는 CLKA(1)의 위상과 180도 차이가 나더라도, 모든 로컬 클록 신호 CLKL(1)-CLKL(N)가 서로 동상이 되는 것을 보장한다. 도 4에 도시된 형태의 단을 사용하는 경우, 호스트(11)에 공급되는 클록 신호가 로컬 클록 신호 CLKL(1)-CLKL(N)과 동일한 주파수를 가지도록 요구된다면, 배율기(46)와 유사한 주파수 배율기를 클록 소스(14) 및 호스트(11) 사이의 CLKA(1) 신호 경로에 삽입하여야 한다는 것을 언급해야 한다. REF(K)가 CLKA(K)와 위상 동기되기 때문에, 시스템 성능에 영향을 미치지 않고서 REF(K) 신호를 CLKA(K) 대신에 주파수 배율기(46)의 입력에 공급할 수 있다는 것에 또한 주목해야 한다.

도 5 및 도 6은 도 4에 도시된 것과 유사한 단을 사용하는 경우 도 1의 회로의 동작을 도시하는 타이밍도이다. 간단함을 위해, 타이밍도는 위상 동기 전의 과도 응답을 표시하지 않는다. 도 5는 단(16(K))으로 입력되는 CLKA(K) 펄스가 위상 비교기(24)의 하나의 입력으로부터 지연 회로(20A)를 통과하여 단(16(K+1))으로 진행한 후 단(16(K))의 지연 회로(20B)를 통해 비교기(24)의 다른 입력으로 되돌려 보내지는 라운드 트립을 실시하기 위해 2개의 전체 사이클을 요구하는 경우를 도시한다. 그리하여 REF(K)는 CLKA(K)보다 2개의 사이클만큼 늦어지며 CLKA(K+1)는 CLKA(K)와 위상 동기된다. 로컬 클록 신호 CLKL(K) 및 CLKA(K)의 주파수 배율된 변형인 CLKL(K+1)은 서로 동상이 된다.

도 6은 단(16(K))으로 입력되는 CLKA(K) 펄스가 위상 비교기(24)의 하나의 입력으로부터 다른 입력으로 라운드 트립을 실시하기 위해 단지 하나의 사이클을 요구하는 경우를 도시한다. REF(K)가 CLKA(K)보다 단지 하나의 사이클만큼 늦어지기 때문에, CLKA(K+1)는 CLKA(K)와 180도의 위상 차이를 가진다. 그럼에도 불구하고, 주파수 배율된 로컬 클록 신호 CLKL(K) 및 CLKL(K+1)은 서로 동상이다. 이 기술분야에서 숙련된 사람은 각 단의 주파수 배율기(46)가 모든 짝수의 정수{2,4,6, ...}단위로 CLKA(K) 주파수를 배율시켜 서로 동상인 로컬 클록 신호를 생성시킨다는 것을 인식하게 될 것이다.

도 7은 도 4의 주파수 배율기(46)의 새로운 회로를 보다 상세하게 도시한다. (본 기술 분야에서 잘 알려져 있는 다른 형태의 주파수 변조기를 사용할 수 있다) CLKA(K) 신호는 위상 동기 루프(PLL) 콘트롤러(60)의 입력으로 인가된다. PLL 콘트롤러(60)는 다단 지연선(62)의 각 단의 지연을 제어하는 출력 전압 신호 V2를 생성시킨다. 지연선(62)은 유사한 주파수를 가지며 균일하게 위상 분배된 하나의 세트의 출력 탭 신호 T1-TN을 생성시킨다. CLK(K) 신호는 지연선(62)의 입력을 구동한다. 최종 지연선 출력, 탭 TN이 PLL 콘트롤러(60)의 제2 입력으로 인가된다. PLL 콘트롤러(60)는 그 출력 전압 V2를 조정하여 TN이 CLKA(K)와 위상 및 주파수 동기되도록 한다. 그러므로 탭 신호 T1-TN이 CLKA(K)와 모두 주파수 동기되며 균일하게 위상 분배된다. 탭 신호 T1 및 탭 신호 TX는 (TX가 T1과 1/4사이클의 위상 차이를 가지는 탭 신호 T2-TN중의 특정 하나인 경우) XOR 게이트(64)의 입력으로 공급된다. XOR 게이트(64)에 의해 생성된 출력 신호는 CLKA(K) 주파수의 2배이다.

PLL 콘트롤러(60)는 그 클록 입력에서 CLKA(K) 신호를 수신하고 그 D 입력에서 TN 신호를 수신하는 D형 플립플롭(FF; 66)을 포함한다. FF(66)은 TN의 위상이 CLKA(K)의 위상보다 뒤쳐지는 경우에는 Q 출력에서 신호 DIR을 풀업(pull-up)하고 TN의 위상이 CLKA(K)의 위상보다 앞서는 경우에는 그 Q 출력에서 DIR 신호를 풀다운(pull-down; PD)한다. DIR 신호는 전원 VCC 및 접지 사이에 직렬로 연결된 PMOS 트랜지스터 Q1 및 NMOS 트랜지스터 Q2의 게이트를 구동한다. DIR이 하이(high)이면, Q2가 저항 R1 및 R2를 통해 커패시터(C1)를 방전하고, DIR이 로우(low)이면, Q1이 저항 R1 및 R2를 통해 커패시터(C1)를 충전한다. 커패시터(C1) 및 R2 양단 전압 V1은 PLL 콘트롤러 출력 신호 V2를 생성하는 단위 이득 증폭기(68; unity gain amplifier)를 구동한다.

지연선(62)은 직렬로 연결된 하나의 세트의 인버터(70)에 의해 구성된다. T1-TN 탭 신호가 인버터(70)의 출력에 나타난다. V2 신호는 인버터(70)에 전력을 공급하며, 그들의 스위칭 속도를 제어하여 TN이 CLKA(K)와 동상이 되도록 한다. 인버터(70)가 모두 동일한 스위칭 속도를 가짐으로써 탭 신호 T1-TN은 CLKA(K) 신호에 대하여 균일하게 위상 분배된다. 도 4의 PLL 콘트롤러(22)는 도 7의 PLL 콘트롤러(60)와 디자인 면에서 유사할 수 있다.

도 8은 도 1의 일반적 디스큐 회로(16(K))의 제3 실시예를 도시하는 블록도이다. 이러한 디스큐 회로는 전송선(18A(K)/18B(K))의 지연이 CLKA(K) 클록 신호의 주기와 비교하여 매우 작은 경우에는 의사 동기를 제거한다. 이러한 경우 디스큐 회로는 하나의 거의 완전한 하나의 클록 신호 주기인 지연을 제공해야 한다. 도 8의 디스큐 회로는 입력 및 출력 클록 신호 CLKA(K)/CLKA(K+1)의 위상 관계를 모니터한다. 디스큐 회로가 입력 및 출력 클록 신호 CLKA(K)/CLKA(K+1)가 180도 위상 차이를 가지고 있음을 검출한 경우, 의사 동기가 생성했다는 것을 알게된다. 이러한 경우 클록 신호의 절반 주기와 거의 동등한 신호 경로로부터 지연을 추가하거나 지연을 제거한다.

도 8의 디스큐 회로는 일반적으로 도 2의 디스큐 회로와 유사하며, 유사한 구성요소는 유사한 참조 번호에 의해 지정된다. 그러나 도 8의 디스큐 회로는 지연 회로(21A 및 21B), 멀티플렉서(23A 및 23B), XOR 게이트(25), 저역 필터(27) 및 토글링(toggling) 플립플롭(29)을 도 8의 회로에 추가한다. 지연 회로(21A 및 21B)는 클록 신호 CLKA(K)의 대략 1/2 주기로 고정된 지연을 제공한다. 멀티플렉서(23A)는 지연 회로(21A)를 지연 회로(20A)의 CLKA(K+1) 출력 경로에 선택적으로 위치시킨다. 멀티플렉서(23B)는 지연 회로(21B)를 지연 회로(20B)의 CLKB(K+1)의 경로 내부 및 외부로 스위칭한다. XOR 게이트(25)는 CLKA(K) 및 CLKA(K+1)을 수신하고 그 출력 신호를 저역 필터(27)로 공급한다. 2개의 클록 신호 CLKA(K) 및 CLKA(K+1)가 실질적으로 위상 차이를 가지고 있으면, XOR 게이트(25)의 출력은 하이 주파수가 되고 저역 필터(27)의 출력은 증가한다. 필터(27)의 출력이 임계값에 도달하면, 토글링 플립플롭(29)의 출력은 상태가 변하고, 그 결과로 멀티플렉서(23A 및 23B)를 스위칭한다. 지연 회로(21A 및 21B)가 CLKA(K+1) 및 CLKB(K+1) 신호 경로 내에 있으면, 멀티플렉서(23A 및 23B)는 이들을 제거한다. 반대로 지연 회로(21A 및 21B)가 CLKA(K+1) 및 CLKB(K+1) 신호 경로 내에 있지 않다면, 멀티플렉서(23A 및 23B)는 이들을 다시 이 경로 내에 놓는다. 이들 양 경우, 시스템은 CLKA(K+1)가 CLKA(K)와 180도 위상 차이가 나는 의사 동기 상태로부터 CLKA(K+1)이 CLKA(K)와 동상인 완전 동기 상태로 즉시 스위칭된다.

이 기술분야에서 숙련된 사람은 그렇지 않으면 CLKB(K+1) 및 REF(K)가 XOR 게이트(25)로 입력될 수 있다는 것을 이해해야 한다. 또한 지연 회로(21A 및 21B)를 CLKA(K) 및 CLKB(K+1) 신호 경로의 내부 또는 외부로 스위칭하는 대신에, 플립플롭(29)의 출력을 사용하여 VPLL을 적당한 양만큼 선택적으로 레벨 시프트(level shift)함으로써 지연 회로(20A 및 20B)에 의해 제공되는 지연이 거의 클록 사이클의 절반인 T/2만큼 갑자기 변경되도록 할 수 있다. 이것은 예를 들어 플립플롭(29) Q 출력을 사용하여 멀티플렉서가 레벨 시프트 회로를 필터(26) 및 지연 회로(20A 및 20B) 사이의 VPLL 신호 경로의 내부 및 외부로 스위칭하도록 제어함으로써 구현될 수 있다.

도 9는 모든 단의 지연 회로(20A(K) 및 20B(K))가 상호연결되어 긴 지연선을 형성하는 본 발명의 다른 실시예를 도시한다. 소스(14)로부터 단(16(1))으로 들어가는 CLKA(1) 펄스는 연속적인 모든 단(16(1)-16(N))의 지연 회로(20A(1)-20A(N))를 통과한다. 단(16(N))에서 펄스는 전송선(18A(N+1))을 통해 지연 회로(20A(N))의 출력으로부터 단(16(N))의 지연 회로(20B(N))의 입력으로 되돌아가도록 라우팅된다. 그 후 펄스는 반대 방향으로 모든 단의 지연 회로(20B(N)-20(1))를 통과하여 다시 이동한다. 각 단(16(K))의 PLL 콘트롤러(22)는 그 자신의 기준 신호 REF(K)를 그 입력 클록 신호 CLKA(K)와 위상 동기한다.

도 10은 도 4에 나타난 것과 유사하지만, 모든 단의 지연 회로(20A(1)-20A(N) 및 20B(1)-20B(N))가 루프에서 상호연결되어 전압 제어 발진기(VCO, voltage controlled oscillator; 31)를 구성하는 단을 사용하는 본 발명의 다른 실시예를 도시한다. 클록 신호 펄스는 지연 회로(20A(1)-20A(N))를 연속적으로 통과한 후, 반대 방향으로 연속적으로 지연 회로(20B(N)-20B(1))를 통과한다. 단(16(1)) 내에서, 지연 회로(20B)의 REF(1) 출력은 지연 회로(20A(1))의 입력으로 다시 공급된다. 단(16(1))의 PLL 콘트롤러(22)는 단(16(1))의 지연 회로(20A(1) 및 20B(1))를 조정하고 REF(1)을 CLKA(1)과 위상 동기하여, 그 결과로 지연 회로(20A(1)-20A(N) 및 20B(1)-20B(N))에 의해 구성되는 VCO(31)의 전체 주파수를 설정한다. 단(16(2)-16(N))의 PLL 콘트롤러(22)는 그들의 지연 회로(20A 및 20B)를 단 사이의 신호 경로의 변동을 보상하도록 조정하며, 그 결과로 각 단이 하나의 클록 사이클 지연을 제공하도록 한다.

도 11은 동기화된 클록 및 데이터 신호를 큰 규모의 N×M 배열의 로컬 회로 모듈 12(1,1)-12(N,M)(행선지)에 제공하는 본 발명에 따른 "2차원" 디스큐 시스템(50)을 도시한다. 디스큐 시스템(50)은 도 4의 디스큐 회로와 유사한 N×M 배열의 디스큐 단 16(1,1) 내지 16(N,M)의 포함한다. 디스큐 단 16(1,1)-16(N,1)의 제1 열은 도 9 또는 도 10의 "1차원" 디스큐 시스템과 동일한 방식으로 동작하며, 제1 열에 해당하는 로컬 모듈 12(1,1)-12(N,1)를 클록하기 위한 하나의 세트의 N개의 출력 로컬 클록 신호 CLKL(1,1)-CLKL(N,1)을 생성시킨다. 그러나 K번 단(16(K,1))의 로컬 클록 신호 CLKL(K,1)을 또한 K번 행에 해당하는 디스큐 회로 16(K,2)-16(K,M)에 입력되는 기준 클록으로 사용한다. 또한 도 9 또는 도 10의 디스큐 회로와 유사한 방식으로 디스큐 회로의 K번 행을 상호연결하여, 해당 행의 로직 모듈 12(K,2)-12(K,M)에 공급되는 추가 세트의 로컬 클록 신호 CLKL(K,2)-CLKL(K,M)을 생성시킨다. 모든 로컬 클록 신호 12(1,1)-12(N,M)는 서로 동상이 될 것이다. 호스트 모듈(11)로부터의 데이터 또는 제어 신호는 또한 제1 열의 단을 연속적으로 통과하도록 라우팅된다. 각 행의 제1 단은 그 출력 로컬 데이터 신호를 그 행의 나머지 단에 입력되는 데이터로서 공급한다.

로컬 모듈(12)이 큰 배열을 가지는 경우, 도 11의 2차원 분배 시스템(5)은 도 1, 도 9 또는 도 10의 1차원 시스템에 비하여 클록 신호 라우팅 경로가 더 짧다는 이점을 가진다. 예를 들어, 도 1, 도 9 또는 도 10의 일차원 시스템이 400개의 로컬 모듈을 가지는 경우에는, 소스(14)의 클록 신호 출력이 400개의 단을 통과하여 가장 먼 거리의 로컬 모듈에 도달한다. 도 11에 도시된 형태의 20×20 배열의 2차원 시스템에서는, 클록 신호가 39개의 단을 통과하여 가장 먼 거리의 로직 모듈에 도달한다. 경로가 짧을수록, 클록 신호 지터가 감소된다. 이 기술분야에서 숙련된 사람에게는 모든 단 16(1,1)-16(N,M)의 로컬 출력 클록 신호를 추가 그룹의 단에 입력되는 기준 클록으로서 사용함으로써, 도 11의 배열을 2차원 이상의 배열로 확장할 수 있다는 것이 명백하다. 따라서 본 발명의 클록 신호 분배 시스템을 확장하여 로컬 회로 모듈의 대규모의 다차원 배열에 동기화된 로컬 클록을 제공할 수 있다.

도 11이 디스큐 회로의 일반적인 배열을 나타내고 있지만, 회로가 반드시 공간적으로 배열되어야 하는 것은 아니다. 다시 말해, 디스큐 회로 또는 로컬 모듈이 나타난 바와 같이 물리적인 행과 열로 배열되어야 하는 것은 아니다. 단지 필요한 것은 데이터 및 클록 신호 선이 도시된 순서로 라우팅되고, 인접 쌍의 디스큐 회로를 상호연결하는 전송선이 정합 지연을 가지는 것이다.

이 기술분야에서 숙련된 사람은 도 2 또는 도 8에 도시된 형태의 디스큐 회로의 N×M 배열을 사용하는 도 1의 시스템의 확장으로서 유사한 다차원 신호 분배 시스템을 구성할 수 있다는 것을 이해하게 될 것이다.

상기의 명세는 본 발명의 바람직한 실시예에 대하여 서술하고 있지만, 이 기술분야에서 숙련된 사람은 보다 큰 관점에서 본 발명을 일탈하지 않고 바람직한 실시예에 대하여 다수의 변형을 실시할 수 있다. 다음의 청구항은 따라서 본 발명의 범위와 사상 내에서 이러한 모든 변경을 포괄할 것을 의도한다.

Claims

단 시퀀스로서, 각 단은 주기적 제1 입력 신호를 수신하고 제1 조정 가능 지연 시간만큼 지연하여 주기적 제1 출력 신호를 생성하는 제1 지연 수단, 주기적 제2 입력 신호를 수신하고 제2 조정 가능 지연 시간만큼 지연하여 주기적 제2 출력 신호를 생성하는 제2 지연 수단, 상기 제1 입력 신호 및 상기 제2 출력 신호를 수신하고, 상기 제1 및 제2 지연 수단에 공급되며 상기 제1 및 제2 조정가능 지연 시간을 조정하는 지연 제어 신호를 생성하여, 상기 제2 출력 신호가 상기 제1 입력 신호와 위상 동기되도록 하는 제어 수단, 및 상기 제1 입력 신호의 위상과 주파수를 트랙하는 위상과 주파수를 가지는 주기적 제3 출력 신호를 생성하는 수단을 포함함;

주기적 기준 클록 신호를 제1 입력 신호로서 상기 시퀀스의 제1 단으로 공급하는 수단;

상기 시퀀스의 최종 단을 제외한 각 단의 제1 출력 신호를 제1 입력 신호로서 상기 시퀀스의 연속하는 다음 단으로 전송하는 제1 신호 도체 수단; 및

제1 단을 제외한 각 단의 제3 출력 신호를 제2 입력 신호로서 상기 시퀀스의 다음 선행 단으로 전송하는 제2 신호 도체 수단;

을 포함하는 신호 분배 장치.
제1항에 있어서, 상기 각 단은 제1 입력 신호를 주파수 배율하여 그 결과로 출력 로컬 클록 신호를 생성하는 주파수 배율기를 더 포함하는 장치.
제1항에 있어서, 상기 각 단은 제2 출력 신호를 주파수 배율하여 그 결과로 출력 로컬 클록 신호를 생성하는 주파수 배율기를 더 포함하는 장치.
제1항에 있어서, 상기 각 단은 상기 제1 및 제2 조정가능 지연 시간을 조정하여 상기 제2 출력 신호가 상기 제1 입력 신호와 위상 동기되도록 하는 장치.
제1항에 있어서, 상기 각 단은 상기 제1 및 제2 조정가능 지연 시간을 실질적으로 동등하게 조정하여 상기 제2 입력 신호가 상기 제1 입력 신호와 위상 동기되도록 하는 장치.
제1항에 있어서, 상기 제1 및 제2 신호 도체 수단은 상기 시퀀스의 인접한 단 사이에서 상기 제1 및 제2 출력 신호를 실질적으로 유사한 신호 전파 지연으로 전송하는 장치.
제2항에 있어서, 상기 주파수 배율기는

상기 제1 입력 신호를 수신하고 계속적으로 지연하여, 유사한 주파수를 가지지만 입력 제어 신호의 크기에 의해 설정된 위상 증가량만큼 서로 위상이 다른 다수의 주기적 탭 신호를 생성하는 지연 회로;

상기 제1 입력 신호 및 상기 하나의 탭 신호를 수신하고 상기 입력 제어 신호를 상기 지연회로로 제공하는 위상 동기 수단으로서, 상기 제어 수단은 상기 제어 신호의 크기를 조정하여 상기 하나의 탭 신호가 상기 제1 입력 신호와 위상 동기되도록 함; 및

적어도 2개의 상기 탭 신호를 수신하고 논리적으로 조합하여 그 결과로 출력 로컬 클록 신호를 생성하는 로직 수단;

을 포함하는 장치.
제7항에 있어서, 상기 논리 수단은 적어도 2개의 상기 탭 신호를 배타적 OR 연산을 수행하는 장치.
제1항에 있어서, 각 상기 단은 입력 단자, 출력 단자 및 상기 주기적 제1 입력 신호의 각 사이클동안 상기 입력 단자에 나타나는 데이터 신호를 상기 출력 노드를 통해 래치하는 래치 수단을 더 포함하며, 그리고

상기 장치는 상기 시퀀스의 최종 단을 제외한 각 단의 출력 단자를 상기 시퀀스의 연속하는 다음 단의 입력 단자와 연결하는 제3 신호 도체 수단을 더 포함하는 장치.
제1항에 있어서, 상기 제1 입력 신호의 위상과 주파수를 트랙하는 위상과 주파수를 가지는 주기적 제3 출력 신호를 생성하는 상기 수단은 상기 제1 입력 신호를 수신하고 여기에 응답하여 상기 제3 출력 신호를 생성하는 수단을 포함하는 장치.
제1항에 있어서, 상기 제1 입력 신호의 위상과 주파수를 트랙하는 위상과 주파수를 가지는 주기적 제3 출력 신호를 생성하는 상기 수단은 상기 제1 입력신호를 수신하고 증폭하여 상기 제3 출력 신호를 생성하는 증폭기를 포함하는 장치.
제1항에 있어서, 상기 제1 입력 신호의 위상과 주파수를 트랙하는 위상과 주파수를 가지는 주기적 제3 출력 신호를 생성하는 상기 수단은 상기 제2 출력 신호를 수신하고 여기에 응답하여 상기 제3 출력 신호를 생성하는 수단을 포함하는 장치.
제1항에 있어서, 상기 각 제어 수단은

상기 제1 입력 신호 및 상기 제2 출력 신호를 수신하고 그들간의 위상 관계를 표시하는 상태 표시 신호를 생성하는 수단, 및

상기 표시 신호를 적분하여 상기 제어 신호를 생성하는 수단을 포함하는 장치.
제1항에 있어서, 상기 제1 지연 수단은 제1 시리즈의 로직 게이트를 포함하며, 상기 제1 시리즈의 제1 로직 게이트는 상기 제1 입력 신호를 수신하고, 상기 제1 입력 신호는 상기 제1 시리즈를 통해 전파되어 상기 제1 출력 신호로서 상기 제1 시리즈의 최종 로직 게이트로부터 나오며, 상기 제어 신호는 그 스위칭 속도를 제어하기 위해 상기 제1 시리즈의 각 로직 게이트에 인가되며, 그리고

상기 제2 지연 수단은 제2 시리즈의 로직 게이트를 포함하며, 상기 제2 시리즈의 제1 로직 게이트는 상기 제2 입력 신호를 수신하고, 상기 제2 입력 신호는 상기 제2 시리즈를 통해 전파되어 상기 제2 출력 신호로서 상기 제2 시리즈의 최종 로직 게이트로부터 나오며, 상기 제어 신호는 그 스위칭 속도를 제어하기 위해 상기 제2 시리즈의 각 로직 게이트에 인가되는 장치.
제14항에 있어서, 상기 각 단은 상기 제1 입력 신호 및 상기 제1 출력 신호를 수신하고 상기 제1 입력 신호 및 상기 제1 출력 신호간의 위상 관계에 따라 상기 시리즈의 다수의 로직 게이트를 조정하는 수단을 더 포함하는 장치.
제14항에 있어서, 상기 각 단은 상기 제2 입력 신호 및 상기 제2 출력 신호를 수신하고 상기 제2 입력 신호 및 상기 제2 출력 신호간의 위상 관계에 따라 상기 시리즈의 다수의 로직 게이트를 조정하는 수단을 더 포함하는 장치.
각 시퀀스에서 N개의 행의 단과 M개의 단을 가지는 배열로서, 상기 M 및 N은 1보다 큰 정수이며, 각 단은 제1 조정 가능 지연 시간만큼 주기적 제1 입력 신호를 수신하고 지연하여 주기적 제1 출력 신호를 생성하는 제1 지연 수단, 제2 조정 가능 지연 시간만큼 주기적 제2 입력 신호를 수신하고 지연하여 주기적 제2 출력 신호를 생성하는 제2 지연 수단, 상기 제1 입력 신호 및 상기 제2 출력 신호를 수신하여 상기 제1 및 제2 지연 수단에 공급되며 상기 제1 및 제2 조정가능 지연 시간을 조정하는 지연 제어 신호를 생성하여 상기 제2 출력 신호가 상기 제1 입력 신호와 위상 동기되도록 하는 제어 수단, 상기 제1 입력 신호의 위상과 주파수를 트랙하는 위상과 주파수를 가지는 주기적 제3 출력 신호를 생성하는 수단, 및 상기 제1 입력 및 제2 출력 신호 중의 상기 하나에 응답하여 주기적 로컬 클록 신호를 생성하는 수단을 포함함;

주기적 기준 클록 신호를 제1 입력 신호로서 상기 시퀀스의 제1 행의 제1 단으로 공급하는 수단;

상기 배열의 최종 행의 제1 단을 제외한 각 행의 제1 단의 제1 출력 신호를 제1 입력 신호로서 상기 배열의 연속하는 다음 행의 제1 단으로 전송하는 제1 신호 도체 수단;

상기 제1 시리즈의 제1 단을 제외한 상기 배열의 각 행의 제1 단의 제3 출력 신호를 제2 입력 신호로서 상기 배열의 연속하는 다음 행의 제1 단으로 전송하는 제2 신호 도체 수단;

배열의 각 행의 제1 단에 의해 생성된 로컬 클록 신호를 제1 입력 신호로서 배열의 동일 행의 제2 단으로 전송하는 제3 신호 도체 수단;

배열의 각 행의 제1 단 이외의 각 단에 의해 생성된 제2 출력 신호를 제1 입력 신호로서 동일 행의 연속하는 다음 단으로 전송하는 제4 신호 도체 수단; 및

각 행의 제1 및 제2 단 이외의 각 단의 제3 출력 신호를 제2 입력 신호로서 동일 행의 연속하는 다음 단으로 전송하는 제5 신호 도체 수단;

을 포함하는 신호 분배 장치.
제17항에 있어서, 상기 제1 입력 및 제2 출력 신호 중의 상기 하나에 반응하여 주기적 로컬 클록 신호를 생성하는 상기 수단은 상기 제1 입력 및 제2 출력 신호 중의 상기 하나를 주파수 배율하여 상기 로컬 클록 신호를 생성하는 주파수 배율기를 포함하는 장치.
제17항에 있어서, 상기 각 단은 상기 제1 및 제2 조정 가능 지연 시간을 조정하여 상기 제2 출력 신호가 제1 입력 신호와 위상 동기되도록 하는 장치.
제17항에 있어서, 상기 각 단은 상기 제1 및 제2 조정 가능 지연 시간을 실질적으로 동등하게 조정하여 상기 제2 입력 신호가 제1 입력 신호와 위상 동기되도록 하는 장치.
제17항에 있어서, 상기 제1 및 제2 신호 도체 수단은 실질적으로 유사한 신호 전파 지연으로 인접한 행의 제1 단간에 제1 및 제2 출력 신호를 전송하는 장치.
제17항에 있어서, 상기 각 단은 입력 단자, 출력 단자, 및 상기 주기적 제1 입력 신호의 각 사이클 동안 상기 입력 단자에 나타나는 데이터 신호를 상기 출력 노드로 래치하는 래치 수단을 더 포함하며, 상기 장치는

최종 행을 제외한 각 행의 각 단의 출력 단자를 연속하는 다음 행의 제1 단의 입력 단자와 연결하는 제6 신호 도체 수단, 및

각 행의 최종 단을 제외한 각 단의 출력 단자를 동일 행의 다음 단의 입력 단자와 연결하는 제7 신호 도체 수단을 더 포함하는 장치.
제17항에 있어서, 상기 제1 입력 신호의 위상 및 주파수를 트랙하는 위상 및 주파수를 가지는 주기적 제3 출력 신호를 생성하는 상기 수단은 상기 제1 입력 및 제2 출력 신호 중의 하나를 수신하고 여기에 반응하여 상기 제3 출력 신호를 생성하는 장치.
제17항에 있어서, 상기 제어 수단은

상기 제1 입력 신호 및 상기 제2 출력 신호를 수신하고 그들간의 위상 관계를 표시하는 상태 표시 신호를 생성하는 수단, 및

상기 표시 신호를 적분하여 상기 제어 신호를 생성하는 수단을 포함하는 장치.
제17항에 있어서, 상기 제1 지연 수단은 제1 시리즈의 로직 게이트를 포함하며, 상기 제1 시리즈의 제1 로직 게이트는 상기 제1 입력 신호를 수신하고, 상기 제1 입력 신호는 상기 제1 시리즈를 통해 전파되어 상기 제1 출력 신호로서 상기 제1 시리즈의 최종 로직 게이트로부터 나오며, 상기 제어 신호는 그 스위칭 속도를 제어하기 위해 상기 제1 시리즈의 각 로직 게이트에 인가되며, 그리고

상기 제2 지연 수단은 제2 시리즈의 로직 게이트를 포함하며 상기 제2 시리즈의 제1 로직 게이트는 상기 제2 입력 신호를 수신하고, 상기 제2 입력 신호는 상기 제2 시리즈를 통해 전파되어 상기 제2 출력 신호로서 상기 제2 시리즈의 최종 로직 게이트로부터 나오며, 상기 제어 신호는 그 스위칭 속도를 제어하기 위해 상기 제2 시리즈의 각 로직 게이트에 인가되는 장치.
제25항에 있어서, 상기 각 단은 상기 제1 입력 신호 및 제1 출력 신호를 수신하고, 상기 제1 입력 신호 및 상기 제1 출력 신호간의 위상 관계에 따라 상기 시리즈의 다수의 로직 게이트를 조정하는 수단을 더 포함하는 장치.
제25항에 있어서, 상기 각 단은 상기 제2 입력 신호 및 제2 출력 신호를 수신하고, 상기 제2 입력 신호 및 상기 제2 출력 신호간의 위상 관계에 따라 상기 시리즈의 다수의 로직 게이트를 조정하는 수단을 더 포함하는 장치.