JPH0677950A - 同期クロック分配システム - Google Patents

同期クロック分配システム

Info

Publication number
JPH0677950A
JPH0677950A JP12583493A JP12583493A JPH0677950A JP H0677950 A JPH0677950 A JP H0677950A JP 12583493 A JP12583493 A JP 12583493A JP 12583493 A JP12583493 A JP 12583493A JP H0677950 A JPH0677950 A JP H0677950A
Authority
JP
Japan
Prior art keywords
clock signal
frequency
primary
phase
distribution system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12583493A
Other languages
English (en)
Inventor
Lawrence Jacobowitz
ローレンス・ジャコボウィッツ
Jr Daniel Stigliani
ダニエル・スティリアニ・ジュニア
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0677950A publication Critical patent/JPH0677950A/ja
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10Distribution of clock signals, e.g. skew
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04JMULTIPLEX COMMUNICATION
    • H04J3/00Time-division multiplex systems
    • H04J3/02Details
    • H04J3/06Synchronising arrangements
    • H04J3/0635Clock or time synchronisation in a network
    • H04J3/0685Clock or time synchronisation in a node; Intranode synchronisation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/07Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】 【目的】 250MHzを超える周波数でシステム全体
にわたって同期化されたクロック・システムを提供する
こと。 【構成】 従来型のハードウェアを通じて比較的低周波
数の1次クロック信号を分配する。1次クロックとの高
精度の同期を維持する位相ロック・ループを用いて、高
周波2次クロック信号を生成する。1次クロック信号お
よび2次クロック信号用の遅延手段を設けて、伝播時間
の補償を行い、または所望のオフセットを提供する。遅
延手段を備えた位相ロック・ループの配置をカスケード
接続して、システム全体にわたって信号の周波数および
位相に関して柔軟性を与え、いずれかまたはすべての信
号を1次クロックと同期状態に維持することができる。
特定の同期化機能を達成する動的ディジタル転送機能生
成機構も位相ロック・ループ内で使用する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、一般にディジタル電子
システムに関し、詳しくは、ディジタル電子システムの
各部分に、各ディジタル電子システムの全体を通じて同
期化できる高周波クロック・パルスを供給することに関
する。
【0002】
【従来の技術】複雑なディジタル回路の性能と正しい動
作は、その中の多くの信号経路中を伝播される信号のタ
イミングに決定的に依存している。たとえば、簡単な論
理ゲートを使用する場合でも、複数の入力の到着時間が
時間的にずれている場合、正しい出力が発生するのは、
入力信号の正しい論理状態がオーバーラップしている間
だけである。この理由から、ディジタル回路の動作は、
サイクル・タイムと呼ばれる間隔で周期的に再クロック
される。このサイクル・タイムは通常、システム・クロ
ックによって決定される。このシステム・クロックは、
様々なディジタル回路が信号に応答できるようになった
ときすべての信号が確実に所期の論理状態にあるように
するための信号伝播時間と安定待ち時間がとれるよう
に、異なる位相のクロック信号を発生する。しかし、サ
イクル・タイムはシステム内のすべての伝播遅延とその
他の信号ひずみおよび安定待ち時間に対処しなければな
らないので、クロック・サイクルはその中の最大遅延に
対処しなければならないことが多い。したがってサイク
ル・タイムはこの遅延をシステム全体に課し、そのため
システム全体の動作速度を制限する。
【0003】同じ理由から、システムの速度を改善する
鍵は、ディジタル回路の個々の要素の伝播時間を短縮す
ることであった。これは長年にわたって非常にうまくゆ
き、個々の要素信号伝播時間が0.1〜1.0ナノ秒程
度、対応するサイクル・タイムが1ナノ秒未満から最大
で10ナノ秒までになった。このサイクル・タイムは1
00メガヘルツからギガヘルツの範囲のクロック速度域
に相当する。
【0004】しかしながら、クロック信号の分配で問題
に遭遇した。というのは、クロック信号が再生でき、伝
播経路がせいぜい数インチに限られる、単一のチップ、
カードまたはボード上の回路のクロックとは違って、こ
の場合は、システムの同期を維持するためにクロック信
号をシステム全体にわたって伝播させなければならない
からである。さらに、システム・クロック信号経路が長
いためにノイズやひずみが発生しやすく、また、全体に
わたって信号伝播を遅延させひずみを起こさせる可能性
のあるインダクタンスなど、これらの影響を強調する接
続を含むこともある。また、線終端インピーダンスの不
一致は、周波数が高くなるほど重大になり、さらにひど
いひずみを引き起こす。大きなインダクタンスを示す
が、その他の点では特に信頼性が高いこのような接続、
特に本出願人が製造する熱伝導モジュール(TCM)な
どのモジュール・パッケージ用の接続の例は、ハーコン
・コネクタである。
【0005】したがって、所望のシステム速度の点から
同期分配によって許される最低の周波数で動作するシス
テム・マスタ発振器を設計することによって、ノイズと
信号伝播遅延の最小化が達成される。言いかえれば、局
所高速クロックは、必要なシステム同期精度に応じて少
なくとも最低周波数または最大間隔で、システム同期化
手段から同期化信号を受け取らなければならない。逆に
言えば、所与のシステム同期精度で、同期化信号の最低
周波数が、局所高速クロック速度の増加につれて増加し
なければならない。
【0006】前述のコネクタの場合と同様に、一般に、
100MHz以上のクロック信号周波数または同期化信
号周波数で困難な問題が生じ始める。これに関して、特
定の寄生キャパシタンスなど特定構造の無効電気特性の
変動が周波数の増加につれてより大きな影響を持つよう
になることを理解されたい。したがって、電気的寄生効
果は正確に予測できないことが多いので、周波数が高く
なるにつれて特定の回路要素の挙動が予測し難くなる。
しかし現在の技術では、100MHz以下での電気装置
の挙動はよくわかっており、予測可能で非常に信頼性が
あると想定できる。
【0007】専用の平面対、差動線、パッドオンパッド
・コネクタ、遮蔽など電子構造技術のあるものは、クロ
ック信号のノイズや伝播遅延を減少するのには少しは役
立つが、最適ではなくスペース効率もよくない。このよ
うな技術は、ある種の製品では単に経済的に実現可能で
はなかったり、あるいは重量や寸法など構成的制限があ
るために使用できないことが多い。さらに、これらの技
術を採用した接続は、しばしば設計変更が必要となる。
こうした設計変更は、実用的でなく、高価であり、ある
いは、いくつかの異なるノイズ及び信号遅延用技術のそ
れぞれに対処するために、特定のコネクタの場合のよう
に、同じタイプの電子構成部品に異なる設計が必要とな
る。したがって、従来のノイズ防止技術を使用しても、
250MHz以上のクロック速度では容認できないノイ
ズ・レベル及び伝播遅延が生じると予測できる。
【0008】クロック信号の再生、回復、または再構成
の試みは、あまり成功しなかった。このような技術のほ
とんどは、システムの特定の点でのクロック信号伝播遅
延の予測または測定を必要とし、再生されたクロック信
号を元のクロック信号と一致させるため、あるいは元の
クロック信号に対して、システムの関連部分の固有機能
を可能にする所定のオフセットを得るために、さらに遅
延を生じる。しかし、これらの遅延されたクロック信号
は、設計中に単に制御可能であるにすぎず、またノイズ
を生じやすい遅延を追加するので、このような配置構成
は特に安定ではなく、ノイズを遅延として伝播させ、関
連する論理の誤動作を引き起こす可能性がある。入力信
号からのクロック回復は、クロック信号を回復する元に
なるディジタル信号に対して全般的に正しいクロック信
号を供給する程度にしか成功しない。しかし、このよう
な回復されたクロック信号はシステムとは同期化されて
いず、システムのこのような部分で発生する信号中で生
ずるノイズや不測の伝播遅延により、異常なシステム挙
動を引き起こす可能性がある。
【0009】位相ロック・ループ(PLL)は以前から
知られており、よく知られた無線信号の周波数変調(F
M)伝送方式の基礎となっている。位相ロック・ループ
は基本的には、局所発振器の周波数を他の信号の周波数
の変化に追従する形で制御する技術である。したがっ
て、位相ロック・ループを使用するチューナは、PLL
の構造によって変わるが、発振器の信号またはその高調
波もしくは低調波に近い信号に「ロックオン」できると
いう有用な性質を示す。したがって、このようなチュー
ナは幾分自己同調式であり、特にノイズの影響を受け難
い。この応用例及びPLLその他の多くの一般的応用例
では、PLLは基本的に、前述のクロック回復配置構成
に似た、通信されたデータから同期化信号を回復するの
に使用されている。したがって、PLL発振器は受信さ
れたデータに同期するので、システムは局所的にのみ同
期的であり、「送信機」との特定の位相相関は示さず、
入力信号の局所タイミングだけを示す。
【0010】最も簡単な形の位相ロック・ループは、可
変周波数発振器、典型的には電圧制御式発振器、及び位
相検波器を含む。位相検波器は、発振器から入力信号と
出力信号の両方を受け取る。PLL発振器が入力信号の
倍数(たとえば高調波)と分数(たとえば低調波)のど
ちらで動作するのが望ましいのかに応じて、入力信号と
発振器出力のどちらかが周波数分割される。位相検波器
は入力信号と発振器出力の位相を比較し、その間で検出
された位相誤差に相当する振幅を有する信号(例えば電
圧)を生成して、可変周波数発振器の振動数を制御す
る。位相検波器の出力は、通常、低域フィルタにかけ
て、誤差信号を平滑化し、したがって電圧制御式発振器
の動作を安定化する。
【0011】通信システムには多くのPLL応用分野が
あるので、PLLの多くの開発および精巧化がなされ、
現在の技術水準では、入力信号の極めて良好な性能と正
確な追跡が容易に得られる。たとえば、発振器の動作を
安定化する目的の低域フィルタ回路では、現在、発振器
による入力信号の追跡を最適化し、行過ぎ及び「ハンテ
ィング」を避けるための減衰を含むことが好ましい。し
たがってPLLは現在、入力信号の優れた追跡を提供す
ることができる。
【0012】
【発明が解決しようとする課題】本発明の目的は、既存
のコネクタ技術と互換性があり、システムを構成するボ
ード、カード、モジュール、またはチップの機械的設計
の設計変更を必要としない、250MHzを超える周波
数でシステム全体にわたって同期化されたシステム・ク
ロック速度を提供することである。
【0013】本発明の別の目的は、チップ・レベル及び
それ以上のレベルで安定であり、多相クロックが生成で
きる、システム同期化を提供することである。
【0014】
【課題を解決するための手段】本発明の上記の目的を達
成するために、所定の1次周波数で動作する1次クロッ
クと、1次クロック信号を電子システムの少なくとも1
つの構成要素に分配するための1次クロック信号分配シ
ステムとを含み、前記の少なくとも1つの構成要素が、
2次周波数で動作する発振器を備え、2次周波数と1次
周波数の同期を維持する位相ロック・ループと、2次周
波数を構成要素内のシステムの少なくとも1要素に分配
する手段とを含む、電子システム用のクロック信号分配
システムが提供される。
【0015】本発明の他の態様によれば、所定の1次周
波数で動作する1次クロックと、1次クロック信号を電
子システムの少なくとも1つの構成要素に分配するため
の1次クロック信号分配システムとを含み、前記の少な
くとも1つの構成要素が、2次周波数で動作する発振器
と、位相検波器と位相ロック・ループ内の発振器との間
で動的可変転送機能を提供するための動的ディジタル変
換手段と、2次周波数を構成要素内のシステムの少なく
とも1つの要素に分配する手段とを含み、位相ロック・
ループが、動的ディジタル変換手段の制御下で前記2次
周波数と前記1次周波数との同期を維持することを特徴
とする、電子システム用のクロック信号分配システムが
提供される。
【0016】
【実施例】図面を参照すると、まず図1に本発明の基本
形式の概略図が示してある。本発明は、極めて簡潔に述
べると、システム全体にわたって確実に伝播することが
でき、所定の限られた帯域幅を有し、既知の伝播時間と
低周波数で低ノイズを持つ、1次クロック信号または主
クロック信号と同期した所望のクロック・サイクル時間
で動作する、場合によってはカスケード式の1つまたは
複数の2次クロックまたは局所クロックを提供する。そ
の際に、1次クロック信号用の分配システムの帯域幅を
超える可能性のある所望の高周波数が発生し、同期は位
相ロック・ループによって維持される。2次クロック
は、1次クロック周波数の任意の倍数であり、したがっ
てPLLにおいてより大きな数で周波数分割を行うだけ
で、ギガヘルツの周波数範囲にまで拡張またはグレード
アップすることができる。
【0017】全体配置100は、2点鎖線110で示す
位相ロック・ループを含む。位相ロック・ループは、位
相検波器112と、限界まで減衰されることが好ましい
低域フィルタ114と、その付近では入力電圧115に
応答して周波数制御が実施できる基準周波数を確立する
ための周波数基準116を含む電圧制御式発振器118
と、発振器周波数信号を位相検波器112に入力される
信号の周波数近くの信号に減らす周波数分割器とを含
む。表面弾性波周波数基準が、水晶またはその他の形式
の周波数基準よりも好ましい。というのは、この装置は
PLLの周波数を4GHz以上に拡張することができる
が、別の方法ではPLLは一般に約500MHz以下に
限られるからである。低域フィルタ114は位相誤差を
複数の入力クロック信号周期にわたって積分し、それに
よって電圧制御式発振器の動作の極めて安定した制御を
行う。急速追跡応答を達成するために、ループ発振器/
位相誤差応答は、低域フィルタ114で限界まで減衰さ
せるべきである。
【0018】フィルタ114の機能は、アナログ回路要
素によって、またはディジタル論理回路機能によって提
供することができるような動的ディジタル変換手段によ
って実現することができる。実際にはディジタル論理回
路の方が好ましい。というのは、このような配置は、所
望の誘導クロック周波数を達成するために、位相検波器
112と制御可能発振器118の間の転送機能を制御し
最適化するための柔軟性を増大させるからである。図1
に示すように、システム動作中に転送機能を動的に調節
して、1次クロックの変動並びに遅延及びひずみの存在
下でも、最適の誘導クロック周波数を発生させることが
できる。
【0019】これは、ディジタル制御装置136を用い
て達成される。ディジタル制御装置136は、1つまた
は複数の周波数カウンタとして機能する構造(たとえ
ば、時限リセット・パルス・カウンタ)及び専用のマイ
クロプロセッサを含むことが好ましい。たとえば、高速
フーリエ変換、ラプラス変換、またはその他の特殊機能
プロセッサなどの変換プロセッサを使って、転送機能を
動的に生成することができる。この構成はまた、1次ク
ロック及び誘導2次クロックの一方または両方の周波
数、または外部時間基準(ETR)137、あるいはそ
の両方の監視を行い、転送機能を変更して絶対誘導周波
数などの所望の機能を達成することができる。
【0020】一方、位相ロック・ループの動作は非常に
簡単で、当技術分野ではよく理解されており、また位相
ロック・ループの詳細は本発明の実施にとって重要では
ないので、ここで詳細に検討する必要はない。要約する
と、発振器118は基準装置116で決定された周波数
に近い周波数で動作する。周波数分割器120が、発振
器118の出力の周波数を所望の値で割って、基準主ク
ロック信号入力124の周波数に近い周波数にする(こ
の場合、周波数分割器は単に、カスケード接続された一
連の双安定フリップフロップ装置でよい)。上記の所望
の除数の値は、設計を簡単にするために2の整数乗とす
ることが好ましい。図では、全体的に鎖線125で示
す、チップまたはモジュール上での本発明の好ましい実
施態様を反映するように、ハーコン・コネクタ122が
この入力線に挿入してあり、これに従来型のハードウェ
アを介して接続が行われている。したがって入力信号
は、このようなハードウェアを介して確実かつ予測可能
に通信できる周波数であることが好ましい。
【0021】位相検波器112は、入力信号124の位
相と電圧制御式発振器118の周波数分割出力を比較
し、それに応答して、2つの信号の間の位相差または誤
差を反映する大きさの電圧を生成する。次に、この電圧
を低域フィルタ114にかけ、電圧制御式発振器118
の制御入力に印加する。これは閉ループ・システムなの
で、誤差信号は、発振器と入力(1次)クロック信号の
位相差がゼロに減るまで、発振器周波数を変化させるこ
とになる。
【0022】本発明の一般的応用例では、特にモジュー
ル125が1つまたは複数のクロック・チップ(鎖線1
40で示す)と1つのマスタ・クロック・チップ(鎖線
130で示す)を含むことのある、モジュール化回路に
適用する際には、遅延線などの遅延手段132にも電圧
制御式発振器118の出力が供給される。この遅延手段
は、所望のどんな構造でもよく、一般に接地接続133
で示すように終端する。しかしながら、遅延手段は、そ
れぞれが遅延の要素またはユニットを構成し、たとえば
100ピコ秒といった所定の伝播時間を有する、論理ゲ
ートの直列配置として構成することが好ましい。勿論、
いくつかのこのようなゲートは、所望の遅延分解能に応
じて、単一の遅延要素と見なすこともできる。あるい
は、各ゲートの伝播時間を製造中にどんな所望の遅延が
提供されるように調整することもできる。遅延手段13
2の段数は任意であるが、1次クロック124の周期よ
り長い全遅延を提供する必要はない。遅延手段132の
出力を含めて回路100のそれぞれの出力を、φ20(添
字"2"は2次クロック周波数を示し、添字の1桁目は相
対位相シフトを示す)、φ21、φ22、φ23、・・・、φ
2nで示す。これらの出力はクロック・チップ上の他の回
路に、またはモジュール上の他のチップに出力される。
この点に関して、このような他のチップは一般に、非常
に高い周波数の信号を確実に搬送することのできる溶接
またはその他の接続/取付け技法によってモジュール上
に装着されることに留意されたい。したがって、モジュ
ール内でのクロック信号の分配に、前述のハーコン・コ
ネクタなどのハードウェア接続を必要とせず、また通常
は含まない。個々のチップは、その機能が必要とすると
き、2つ以上の異なる位相でクロック信号を受け取るこ
とができる。また、クロック・チップまたは個々の他の
チップ内にインバータ構造を設けて、真の論理レベル、
及びしばしば必要となる逆の論理レベルで1つまたは複
数の任意の位相のクロック信号を供給することができ
る。このインバータ構造は従来型のものであり、わかり
やすくするために図示は省略する。
【0023】モジュールは勿論いくつかのクロック・チ
ップを有し、これらのクロック・チップの1つをマスタ
・クロック・チップに指定することができる。1つまた
は複数のモジュールを含むことのできるボードまたはカ
ードでもそうである。たとえば1組のモジュールを一緒
に使用して、プロセッサを形成することができる。いず
れの場合でも、マスタ・クロックは、1次クロック12
4から直接に入力を受け取る別の遅延手段134(終端
部135を備える)を有することができる。遅延手段1
34は他のすべての点で遅延手段132と同じである。
その出力も同じであり、同じ相対遅延を示す。ただしそ
の出力信号170は2次周波数ではなく1次周波数にあ
り、したがってφ10(添字"1"は1次クロック周波数を
示し、添字の1桁目は相対位相シフトを示す)、φ11
φ12、φ13、・・・、φ1nで示される。これらの信号
は、150などの接続を介してモジュール内の他のクロ
ック・チップによって使用され、または151などのハ
ードウェア・コネクタ(たとえばハーコン・コネクタ)
を介して他のモジュールと通信する。
【0024】図2には、任意の数(ここでは100個)
のチップ210を含むモジュール式構成要素200のレ
イアウトを示す。モジュール内の伝播遅延を最小限にす
るために、4個のクロック・チップ220をモジュール
の各象限の中心に設ける。これらのクロック・チップの
数は、本発明の実施にとって重大ではなく、モジュール
設計の付随事項と考えるべきである。1次周波数のシス
テム・クロック用の入力122が設けられ、システム・
クロックが接続225を通じて4個のクロック・チップ
220に分配される。先に示したように、出力160は
240に示すように他のチップに分配される。位相オフ
セットまたはその他の周波数、あるいはその両方を達成
するために、250に示すように、いくつかの出力を追
従クロック・チップ230に接続することができ、26
0に示すように、その出力を選択された他のチップに接
続することができる。これらの追加の接続及びクロック
は、本発明の重要な態様を形成し、本発明の実施態様を
カスケード接続することによって、回路設計の大きな柔
軟性をもたらす。これについては図3に関して詳述す
る。
【0025】図3は、システム300内での本発明の一
般化した実施態様を示す。システム300内に1次クロ
ック312を含む、システム・クロック・カード310
または類似の構造が設けられる。1次クロック信号31
4は、接続314によってシステム全体に分配され、接
続316によって他のボード320、330に入力され
る。接続316は、エッジ接続として形成することが好
ましく、かつ精密時限素子(PTE)を含んでもよく、
スキューを除去し、または意図的なオフセットを提供す
るために、入力クロック信号の位相を局所的に調整す
る。1次クロック信号は、本発明によれば100MHz
以下であることが好ましく、伝播時間は正確に予測また
は測定することができ、非常に安定したものとなる。し
たがって、位相調整をPTEで行って、伝播時間を補償
し、あるいはボードの他の機能を提供することができ
る。次に1次クロック信号を、希望に従ってモジュール
式回路200またはチップに分配する。選択されたモジ
ュール式回路200で、1次クロック信号が図2に一般
的に示すように分配され、図1に示すように必要なより
高次の2次周波数が発生する。図3には、1次クロック
信号及び2次クロック信号の分配の一変形を詳しく示
す。たとえば、ボード用にPTEを使用することに対す
る代替案または補足案として、遅延手段340を、シス
テム・レベルにまたはボードのレベルより高い任意のレ
ベルに配置して、遅延クロックを複数のモジュール20
0に分配するボード330のために、スキューを除去
し、または位相オフセットを提供することができる。
【0026】しかし、本発明によるクロック信号分配配
置の完全な柔軟性は、図3のボード320に関して図示
された接続を考慮すれば明らかになろう。ボード320
は、追加遅延手段340を備えた、または追加遅延手段
なしの、ボード330に示したものと同様の他のチップ
またはモジュールへの分配を含むことができる。ボード
320上に示された配置は例示的なものにすぎないが、
プロセッサなどの特定の回路が複数のモジュール式構成
要素から形成されている配置に特に適用される。
【0027】具体的には、ボード320上で、1つの特
定のモジュール200が、遅延手段134を含む、図1
と類似のマスタ・クロック220^を含む。1組の出力
160が、接続240を通じてモジュール上の複数のチ
ップ(たとえば210)と通信する。異なる複数のチッ
プへの接続322によって同様の接続を行うことができ
る。勿論、チップ群への接続の一部がオーバラップする
こともあり得る。たとえば、あるチップ群が信号φ20
びφ2nを受け取り、別のチップ群が信号φ23及びφ2n
受け取ることがあり得る。したがって、接続240上の
信号と322上の信号は、そこに存在する信号の位相が
異なる。たとえば、接続240上の信号は少なくともf
s 及びφk によって特徴づけられる信号を含み、接続3
22上の信号は少なくともfs 及びφl によって特徴づ
けられる信号を含む。少なくともfs 及びφj によって
特徴づけられる信号を含む接続240についても同じこ
とが言える。ただし、この場合、接続250はこの2次
クロック信号を、図1に示すように、本発明による同じ
または異なったチップ上にあるもう1つのクロック回路
230に(たとえばカスケード式に)接続する。このも
う1つのクロック回路は、周波数に、周波数分割器12
0のNの値に応じて、ある整数値またはその他の数値を
掛けて、追加の位相調整を加えることができる。この点
に関して、非整数値(たとえば21/2)による周波数分
割用の回路は当技術分野では周知であり、同様に本発明
に適用可能であることに留意されたい。したがって、こ
の3次周波数は一般にft 、φi 、及びφtiで特徴づけ
ることができ、添字の"t"の項は、260に示すよう
に、もう1つのPLLクロック回路230によって課さ
れる追加の遅延を示す。250^に示すように、φtj
ど他の遅延も周波数ftで利用可能である。このPLL
クロック回路のカスケード接続は、希望に応じて無限に
続けることができ、モジュール内で通信可能な最終周波
数によってのみ制限される。また、複数のPLL段にわ
たって高周波を発生する際の同期精度に関していくつか
の性能上の利点もあり得る。しかし、このようなカスケ
ード式に接続されたPLLの特に重要な応用例は、ロー
カル・エリア・ネットワーク(LAN)または広域ネッ
トワーク(WAL)におけるマルチプロセッサの応用例
と関連するものであり、その例示的な配置400を図4
に概略的に示す。この配置400では、複数のワーク・
ステーション・プロセッサまたはディジタル・データ処
理システム404が、システムまたは複合体の効率を向
上させることを目的として、特定の動作中の並列処理の
ため、または作業負荷再分配など他の機能を達成するた
めに再構成可能である(たとえば区分される)。このよ
うな応用例では、外部時間基準402に応答可能なシス
テム/複合体クロック信号源403が、多分に図3の1
次クロック312の方式で、少なくともシステム、ネッ
トワーク、または複合体の一部用の一次ブロック源とし
て働く。大型システムでは、クロック信号の伝播が40
5及び406におけるような様々な遅延を引き起こす可
能性があるものの、それぞれクラスタ/並列グループA
及びBにグループ化されるP/S1a、P/S2a、・・・
P/Sbnなどのプロセッサ・グループ、システム・グル
ープなどを、図3に示すような本発明の使用によって、
グループ内でまたグループ間で一般に同期させて、図4
によって他の階層レベルに拡張することができる。この
ようなシステムまたは複合体はまた、並列処理、作業負
荷の再分配などの目的でシステム、ネットワークまたは
複合体を構成または区分するための、ある離散型または
分散型配置401をも含むことになる。この構成制御装
置を、現在の技術のレベル内で本開示に照らして設け、
本発明によるクロック分配システムの接続に基づいてこ
のような区分を実行することにより、プロセッサまたは
システムをグループ化して、クロック信号分配システム
のハードウェアによって互いに正確に同期されたそれら
のクラスタを形成することができる。あるいは、構成制
御装置401が、1次クロック信号または2次クロック
信号、あるいはその両方の切替えを制御して、達成しよ
うとするデータ処理操作に従って同期化されたグループ
またはクラスタを形成することもできる。したがって、
一括してシステムと呼ばれるプロセッサまたはシステム
またはこれらの組合せを、カスケード式PLLの階層ア
レイに従ってグループ化して、PLLの局所的カスケー
ド接続のために、局所発振器(たとえば220)に対し
てシステム・クロックに対するよりも密に同期された、
複数の局所クロックの同期された動作を活用することが
できる。
【0028】他の重要な応用例は、マスタ・クロック・
タイム・スタンプをファイルまたは他のデータと関連付
けるために使用される外部タイミング基準(ETR)に
関連するものである。PLLのカスケード接続によって
提供される低ノイズとネットワーク階層の付随物とし
て、このようなETRの適用を、モジュールなどの機能
ユニットからプロセッサ及びネットワークに拡張するこ
とができる。同期化の改善、ひずみの減少、及び遅延の
柔軟な制御が有利に利用できる、カスケード式PLLに
基づく時間信号源の上記その他の応用例の実施態様は、
以上の記述に照らせば、当業者には明白であろう。
【0029】さらに、本発明によれば、先に考察した本
発明の応用例の一変形として、機能グループを構成する
すべてのモジュールがボード320上の単一接続を介し
て同期されるように保証することが有利であるかもしれ
ない。この目的で、一括して170^で示す、すべての
または選択された出力170を、所望の遅延または相対
位相を伴って、ただし1次周波数fpで、マスタ・クロ
ック220^から取り出すことができる。これらの出力
は、モジュールから他のモジュール200^またはチッ
プに、151などのコネクタ及び接続260を介して通
信され、その伝播時間を、出力170から選択した1つ
または複数の特定の位相によって補償しまたはさらにオ
フセットさせることができる。勿論モジュール200^
は、モジュール200上のチップ230その他に対応す
る220"より先の追加のクロック・チップを含むこと
もできる。また、接続260上に現れるような1次周波
数信号を、ボード#1を離れて、接続314上の1次ク
ロック信号用の位相補正中継器として機能する本発明の
PLLクロック回路を有する他のボードに導くこともで
きることになる。必ずしも一般的に好ましくないが、大
型システムにおける何らかの技術的問題の解決法を提供
することもある。
【0030】前述の事柄から、図3に示すような図1の
配置のカスケード接続を含めて、本発明は、ハードウェ
ア設計変更の必要なしに所望に応じてシステム全体にわ
たって信頼できるクロック同期化を提供するのみなら
ず、2次(または3次)クロック周波数及び位相の選択
に関する完全な柔軟性も提供する。位相分解能は、特定
の技術レベルの単一の単純論理ゲート中で可能な最短の
伝播時間ほどに小さくすることができ、したがって、現
在のすべてのディジタル集積回路技術及び今後開発され
る同技術にとって十分である。さらに、クロック信号分
配装置をチップ上の他の回路と統合することができ、こ
うして、クロック分配システムにおけるハードウェア変
更を必要とせずに、既存システムをより高いクロック速
度にグレードアップすることが可能になる。
【0031】本発明を単一の好ましい実施例について説
明したが、当業者なら、頭記の特許請求の範囲の趣旨お
よび範囲内で本発明を修正を加えて実施できることを認
識できよう。
【図面の簡単な説明】
【図1】電子ディジタル・システムの構成要素(たとえ
ばチップ、モジュール、カード、またはボード)に対す
る本発明の応用例を示す概略図である。
【図2】マルチチップ・モジュール用のクロック信号を
分配するための好ましい配置構成を示す概略図である。
【図3】複数のモジュールを含むディジタル電子システ
ムの一部分に対する、本発明のいくつかの好ましい応用
例を示す概略図である。
【図4】ネットワークまたはシステム複合体に対する本
発明の応用例を示す概略図である。
【符号の説明】
100 全体配置 112 位相検波器 114 低域フィルタ 115 入力電圧 116 周波数基準装置 118 発振器 120 周波数分割器 122 ハーコン・コネクタ 124 1次クロック 125 モジュール 132 ディジタル遅延手段 133 接地接続 134 ディジタル遅延手段 135 終端部 136 ディジタル制御装置 150 接続 151 ハードウェア・コネクタ 160 出力 170 出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニエル・スティリアニ・ジュニア アメリカ合衆国12533、ニューヨーク州ホ ープウェル・ジャンクション リッジビュ ー・ロード5

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】電子システム用のクロック信号分配システ
    ムにおいて、 所定の1次周波数で動作する1次クロックと、 前記1次クロック信号を前記電子システムの少なくとも
    1つの構成要素に分配するための、所定の帯域幅を有す
    る、1次クロック信号分配システムとを含み、 前記の少なくとも1つの構成要素が、 前記の所定の帯域幅の外部にある2次周波数で動作する
    発振器を備え、前記2次周波数と前記1次周波数の同期
    を維持する、位相ロック・ループと、 前記構成要素内で、前記システムの少なくとも1つの要
    素に前記2次周波数を2次クロック信号として分配する
    手段とを含む、 クロック信号分配システム。
  2. 【請求項2】さらに、前記1次クロック信号の位相を調
    整して、調整された位相を有する1次クロック信号を生
    成する手段を含む、請求項1に記載のクロック信号分配
    システム。
  3. 【請求項3】さらに、調整された位相を有する前記1次
    クロック信号を分配する手段を含む、請求項2に記載の
    クロック信号分配システム。
  4. 【請求項4】さらに、前記2次クロック信号の位相を調
    整して、調整された位相を有する2次クロック信号を生
    成する手段を含む、請求項1に記載のクロック信号分配
    システム。
  5. 【請求項5】さらに、前記2次クロック信号の位相を調
    整して、調整された位相を有する2次クロック信号を生
    成する手段を含む、請求項2に記載のクロック信号分配
    システム。
  6. 【請求項6】さらに、もう1つの2次周波数で動作する
    発振器を備え、前記のもう1つの2次周波数と1次周波
    数の同期を維持する、もう1つの位相ロック・ループ
    と、 少なくとももう1つの構成要素内で、前記システムの少
    なくとも1つの要素に前記2次周波数を分配する手段と
    を含む、少なくとももう1つの構成要素を含む、請求項
    3に記載のクロック信号分配システム。
  7. 【請求項7】前記構成要素内の前記システムの前記の少
    なくとも1つの要素が、 もう1つの2次周波数で動作する発振器を備え、前記の
    もう1つの2次周波数と前記2次周波数の同期を維持す
    る、もう1つの位相ロック・ループと、 少なくとももう1つの構成要素内で、前記システムの少
    なくとも1つの要素に前記のもう1つの2次周波数を分
    配する手段とを含むことを特徴とする、 請求項1に記載のクロック信号分配システム。
  8. 【請求項8】前記発振器が表面弾性波周波数基準を含む
    ことを特徴とする、請求項1に記載のクロック信号分配
    システム。
  9. 【請求項9】電子システム用のクロック信号分配システ
    ムにおいて、 所定の1次周波数で動作する1次クロックと、 前記1次クロック信号を前記電子システムの少なくとも
    1つの構成要素に分配するための1次クロック信号分配
    システムとを含み、 前記の少なくとも1つの構成要素が、 2次周波数で動作する発振器と、位相ロック・ループ内
    で位相検波器と前記発振器の間の動的可変転送機能を提
    供するための動的ディジタル変換手段とを有し、前記動
    的ディジタル変換手段の制御下で前記2次周波数と前記
    1次周波数の同期を維持する位相ロック・ループと、 前記構成要素内で、前記システムの少なくとも1つの要
    素に前記2次周波数を2次クロック信号として分配する
    手段とを含む、 クロック信号分配システム。
  10. 【請求項10】複数のディジタル・データ・プロセッサ
    と1つの1次システム・クロック信号源とを有するディ
    ジタル・データ処理システムにおいて、前記複数のプロ
    セッサのうちの少なくとも1群のディジタル・データ・
    プロセッサが、それぞれ1つのクロック信号分配システ
    ムを含み、 前記クロック信号分配システムが、 所定の1次周波数で動作する前記1次クロックの出力を
    受け取る手段と、 所定の帯域幅を有し、前記電子システムの少なくとも1
    つの構成要素に前記1次クロック信号を分配するための
    1次クロック信号分配システムとを含み、 前記の少なくとも1つの構成要素が、 前記所定の帯域幅の外部の2次周波数で動作する発振器
    を備え、前記2次周波数と前記1次周波数の同期を維持
    する位相ロック・ループと、 前記構成要素内で前記システムの少なくとも1つの要素
    に、前記2次周波数を2次クロック信号として分配する
    手段とを含み、 前記の1群のディジタル・データ・プロセッサがまた、
    それぞれ少なくとも前記の1群のプロセッサに従って前
    記ディジタル・データ処理システムを区分する手段を含
    むことを特徴とする、 のディジタル・データ処理システム。
  11. 【請求項11】複数のディジタル・データ処理システム
    と1つの1次システム・クロック信号源とを有するディ
    ジタル・データ処理複合体において、前記複数のディジ
    タル・データ処理システムのうちの少なくとも1群のデ
    ィジタル・データ処理システムがそれぞれ1つのクロッ
    ク信号分配システムを含み、 前記クロック信号分配システムが、 所定の1次周波数で動作する前記1次クロックの出力を
    受け取る手段と、 所定の帯域幅を有し、前記電子システムの少なくとも1
    つの構成要素に前記1次クロック信号を分配するための
    1次クロック信号分配システムとを含み、 前記の少なくとも1つの構成要素が、 前記所定の帯域幅の外部の2次周波数で動作する発振器
    を備え、前記2次周波数と前記1次周波数の同期を維持
    する位相ロック・ループと、 前記構成要素内で前記システムの少なくとも1つの要素
    に、前記2次周波数を2次クロック信号として分配する
    手段とを含み、 前記の1群のディジタル・データ処理システムがまた、
    それぞれ少なくとも前記の1群のディジタル・データ処
    理システムに従って前記ディジタル・データ処理複合体
    を区分する手段を含むことを特徴とする、 ディジタル・データ処理複合体。
JP12583493A 1992-06-26 1993-05-27 同期クロック分配システム Pending JPH0677950A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US904761 1992-06-26
US07/904,761 US5481573A (en) 1992-06-26 1992-06-26 Synchronous clock distribution system

Publications (1)

Publication Number Publication Date
JPH0677950A true JPH0677950A (ja) 1994-03-18

Family

ID=25419726

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12583493A Pending JPH0677950A (ja) 1992-06-26 1993-05-27 同期クロック分配システム

Country Status (2)

Country Link
US (1) US5481573A (ja)
JP (1) JPH0677950A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5836508B2 (ja) * 2013-01-15 2015-12-24 三菱電機株式会社 中継装置、中継衛星および衛星通信システム

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5696950A (en) * 1993-09-29 1997-12-09 Seiko Epson Corporation Flexible clock and reset signal generation and distribution system having localized programmable frequency synthesizers
US5533072A (en) * 1993-11-12 1996-07-02 International Business Machines Corporation Digital phase alignment and integrated multichannel transceiver employing same
US5638542A (en) * 1993-12-29 1997-06-10 Intel Corporation Low power non-overlap two phase complementary clock unit using synchronous delay line
US5805871A (en) * 1995-07-21 1998-09-08 Ricoh Company Ltd. System and method for phase-synchronous, flexible-frequency clocking and messaging
US5644760A (en) * 1995-05-01 1997-07-01 Apple Computer, Inc. Printed circuit board processor card for upgrading a processor-based system
JP3169794B2 (ja) * 1995-05-26 2001-05-28 日本電気株式会社 遅延クロック生成回路
SE505022C2 (sv) * 1995-08-08 1997-06-16 Saab Dynamics Ab Metod och anordning för distribution och synkronisering av klocksignaler i ett digitalt system
US5565816A (en) * 1995-08-18 1996-10-15 International Business Machines Corporation Clock distribution network
US5712883A (en) * 1996-01-03 1998-01-27 Credence Systems Corporation Clock signal distribution system
JPH09246965A (ja) * 1996-03-14 1997-09-19 Nec Corp Pll周波数シンセサイザ
US5742798A (en) * 1996-08-09 1998-04-21 International Business Machines Corporation Compensation of chip to chip clock skew
US5939919A (en) * 1996-09-12 1999-08-17 Hyundai Electronics America Inc Clock signal distribution method for reducing active power dissipation
US5828868A (en) * 1996-11-13 1998-10-27 Intel Corporation Processor having execution core sections operating at different clock rates
US6003091A (en) * 1997-04-08 1999-12-14 International Business Machines Corporation Verifying a time-of-day counter
JP3313631B2 (ja) * 1997-11-05 2002-08-12 日本電気株式会社 集積回路
US6003118A (en) * 1997-12-16 1999-12-14 Acer Laboratories Inc. Method and apparatus for synchronizing clock distribution of a data processing system
US6134670A (en) * 1998-02-02 2000-10-17 Mahalingaiah; Rupaka Method and apparatus for generation and synchronization of distributed pulse clocked mechanism digital designs
US6067648A (en) * 1998-03-02 2000-05-23 Tanisys Technology, Inc. Programmable pulse generator
US6111712A (en) * 1998-03-06 2000-08-29 Cirrus Logic, Inc. Method to improve the jitter of high frequency phase locked loops used in read channels
US6305001B1 (en) * 1998-06-18 2001-10-16 Lsi Logic Corporation Clock distribution network planning and method therefor
JP2001338985A (ja) * 1999-09-20 2001-12-07 Matsushita Electric Ind Co Ltd クロック回路及びその設計方法
US6813721B1 (en) * 2000-09-20 2004-11-02 Stratus Computer Systems, S.A.R.L. Methods and apparatus for generating high-frequency clocks deterministically from a low-frequency system reference clock
DE10059270B4 (de) 2000-11-29 2012-08-02 Heidelberger Druckmaschinen Ag Vorrichtung und Verfahren zur Synchronisation von an mehreren Einheiten ablaufende Prozesse
US6854076B2 (en) * 2001-04-03 2005-02-08 Texas Instruments Incorporated Method and apparatus for calibration of an electronic device
US7017064B2 (en) * 2001-05-09 2006-03-21 Mosaid Technologies, Inc. Calculating apparatus having a plurality of stages
US6538957B2 (en) * 2001-05-14 2003-03-25 Sony Computer Entertainment America Inc. Apparatus and method for distributing a clock signal on a large scale integrated circuit
DE10144070A1 (de) * 2001-09-07 2003-03-27 Philips Corp Intellectual Pty Kommunikationsnetzwerk und Verfahren zur Steuerung des Kommunikationsnetzwerks
US6658043B2 (en) * 2001-10-26 2003-12-02 Lexmark International, Inc. Method and apparatus for providing multiple spread spectrum clock generator circuits with overlapping output frequencies
US6976183B2 (en) * 2001-11-09 2005-12-13 Teradyne, Inc. Clock architecture for a frequency-based tester
US6791380B2 (en) * 2001-11-27 2004-09-14 Winbond Electronics Corporation Universal clock generator
US6809606B2 (en) * 2002-05-02 2004-10-26 Intel Corporation Voltage ID based frequency control for clock generating circuit
US6885233B2 (en) * 2002-05-02 2005-04-26 Intel Corporation Altering operating frequency and voltage set point of a circuit in response to the operating temperature and instantaneous operating voltage of the circuit
US6985041B2 (en) * 2002-05-02 2006-01-10 Intel Corporation Clock generating circuit and method
US20040076189A1 (en) * 2002-10-17 2004-04-22 International Business Machines Corporation Multiphase clocking method and apparatus
KR20040083860A (ko) * 2003-03-25 2004-10-06 유티스타콤코리아 유한회사 비동기전송모드 교환기의 스위치/망동기 장치
US20060224394A1 (en) * 2003-05-06 2006-10-05 Koninklijke Philips Electronics N.V. Timeslot sharing over different cycles in tdma bus
ATE387652T1 (de) * 2003-12-19 2008-03-15 Nxp Bv Taktverteilung in integrierten schaltungen
JP2008139903A (ja) * 2006-11-29 2008-06-19 Fujitsu Ltd 情報処理装置および位相制御方法
US7917799B2 (en) * 2007-04-12 2011-03-29 International Business Machines Corporation Method and system for digital frequency clocking in processor cores
US8161314B2 (en) * 2007-04-12 2012-04-17 International Business Machines Corporation Method and system for analog frequency clocking in processor cores
US7945804B2 (en) * 2007-10-17 2011-05-17 International Business Machines Corporation Methods and systems for digitally controlled multi-frequency clocking of multi-core processors
US10749535B2 (en) 2017-06-28 2020-08-18 Analog Devices, Inc. Apparatus and methods for distributed timing using digital time stamps from a time-to-digital converter
US11038511B2 (en) 2017-06-28 2021-06-15 Analog Devices International Unlimited Company Apparatus and methods for system clock compensation
WO2020154840A1 (en) * 2019-01-28 2020-08-06 Telefonaktiebolaget Lm Ericsson (Publ) Clock distribution method and apparatus in network

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS622720A (ja) * 1985-06-28 1987-01-08 Toshiba Corp 周波数シンセサイザ
JPS62179227A (ja) * 1986-02-01 1987-08-06 Nec Corp 周波数シンセサイザ
JPH04140812A (ja) * 1990-10-01 1992-05-14 Hitachi Ltd 情報処理システム

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3768074A (en) * 1972-05-12 1973-10-23 Burroughs Corp Multiprocessing system having means for permissive coupling of different subsystems
US3940558A (en) * 1975-01-31 1976-02-24 Digital Communications Corporation Remote master/slave station clock
US3983501A (en) * 1975-09-29 1976-09-28 The United States Of America As Represented By The Secretary Of The Navy Hybrid tracking loop for detecting phase shift keyed signals
US4185245A (en) * 1978-05-15 1980-01-22 International Telephone And Telegraph Corporation Fault-tolerant clock signal distribution arrangement
US4482819A (en) * 1982-01-25 1984-11-13 International Business Machines Corporation Data processor system clock checking system
US4495614A (en) * 1982-04-22 1985-01-22 International Telephone And Telegraph Corporation Circuit for interfacing a processor to a line circuit
US4694472A (en) * 1982-04-26 1987-09-15 American Telephone And Telegraph Company Clock adjustment method and apparatus for synchronous data communications
US4560939A (en) * 1984-04-02 1985-12-24 Sperry Corporation Synchronized selectable rate clocking system
US4754164A (en) * 1984-06-30 1988-06-28 Unisys Corp. Method for providing automatic clock de-skewing on a circuit board
NL8502234A (nl) * 1985-08-13 1987-03-02 Philips Nv Kloksignaalinrichting voor het regeneren van een kloksignaal.
US4691126A (en) * 1985-08-29 1987-09-01 Sperry Corporation Redundant synchronous clock system
US4691176A (en) * 1986-03-17 1987-09-01 General Electric Company Adaptive carrier tracking circuit
JPS63238714A (ja) * 1986-11-26 1988-10-04 Hitachi Ltd クロック供給システム
US5359727A (en) * 1987-04-27 1994-10-25 Hitachi, Ltd. Clock generator using PLL and information processing system using the clock generator
US4761567A (en) * 1987-05-20 1988-08-02 Advanced Micro Devices, Inc. Clock scheme for VLSI systems
US4755704A (en) * 1987-06-30 1988-07-05 Unisys Corporation Automatic clock de-skewing apparatus
US4757264A (en) * 1987-10-08 1988-07-12 American Telephone And Telegraph Company, At&T Bell Laboratories Sample clock signal generator circuit
GB2234371A (en) * 1989-07-07 1991-01-30 Inmos Ltd Clock generation
US5125009A (en) * 1990-07-13 1992-06-23 Hewlett-Packard Co. Method and apparatus for synchronously distribution digital signals in high speed systems
US5216671A (en) * 1990-12-13 1993-06-01 Rca Licensing Corporation High speed bit serial systems
JPH04313917A (ja) * 1991-03-29 1992-11-05 Mitsubishi Electric Corp ダブルpll装置
CA2079422C (en) * 1991-09-30 1996-07-02 Osamu Ichiyoshi Phase-locked circuit capable of being quickly put in a phase-locked state
US5313503A (en) * 1992-06-25 1994-05-17 International Business Machines Corporation Programmable high speed digital phase locked loop

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS622720A (ja) * 1985-06-28 1987-01-08 Toshiba Corp 周波数シンセサイザ
JPS62179227A (ja) * 1986-02-01 1987-08-06 Nec Corp 周波数シンセサイザ
JPH04140812A (ja) * 1990-10-01 1992-05-14 Hitachi Ltd 情報処理システム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5836508B2 (ja) * 2013-01-15 2015-12-24 三菱電機株式会社 中継装置、中継衛星および衛星通信システム

Also Published As

Publication number Publication date
US5481573A (en) 1996-01-02

Similar Documents

Publication Publication Date Title
JPH0677950A (ja) 同期クロック分配システム
US6326812B1 (en) Programmable logic device with logic signal delay compensated clock network
CA2424702C (en) Synchronized multi-output digital clock manager
KR100811766B1 (ko) 주파수-체배 지연 동기 루프 및 그를 이용하여 출력 클록 신호를 생성하는 방법
KR100528379B1 (ko) 클록신호분배시스템
KR100195855B1 (ko) 소수배 시스템에 있어서 클록 동기 체계
US7151398B2 (en) Clock signal generators having programmable full-period clock skew control
WO2010101779A1 (en) Crystal-based oscillator for use in synchronized system
US5777498A (en) Data compensation/resynchronization circuit for phase lock loops
US6384647B1 (en) Digital clock multiplier and divider with sychronization during concurrences
KR100603667B1 (ko) 다중위상 클록 발생용 시스템 및 방법
US6445232B1 (en) Digital clock multiplier and divider with output waveform shaping
EP1692765B1 (en) A freqency multiplier
US6477657B1 (en) Circuit for I/O clock generation
CN104601116A (zh) 基于延时锁相环结构的倍频器
US6977539B1 (en) Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews
US7673267B1 (en) Method and apparatus for reducing jitter in an integrated circuit
US5870592A (en) Clock generation apparatus and method for CMOS microprocessors using a differential saw oscillator
US6448915B1 (en) Modulo-M delta sigma circuit
Prodanov et al. GHz serial passive clock distribution in VLSI using bidirectional signaling
US11334110B1 (en) Systems and methods for communicating clock signals
JP2004525548A (ja) 精密位相生成装置
EP1314251B1 (en) Digital clock multiplier and divider with synchronization
JPH02301222A (ja) ギヤツプが付随する書込みクロツクからギヤツプのない読出しクロツクへの変換方法および装置
JPH07200094A (ja) 位相同期クロック分配回路