JPH0677950A

JPH0677950A - 同期クロック分配システム

Info

Publication number: JPH0677950A
Application number: JP12583493A
Authority: JP
Inventors: Lawrence Jacobowitz; ローレンス・ジャコボウィッツ; Jr Daniel Stigliani; ダニエル・スティリアニ・ジュニア
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-06-26
Filing date: 1993-05-27
Publication date: 1994-03-18
Also published as: US5481573A

Abstract

(57)【要約】【目的】２５０ＭＨｚを超える周波数でシステム全体
にわたって同期化されたクロック・システムを提供する
こと。【構成】従来型のハードウェアを通じて比較的低周波
数の１次クロック信号を分配する。１次クロックとの高
精度の同期を維持する位相ロック・ループを用いて、高
周波２次クロック信号を生成する。１次クロック信号お
よび２次クロック信号用の遅延手段を設けて、伝播時間
の補償を行い、または所望のオフセットを提供する。遅
延手段を備えた位相ロック・ループの配置をカスケード
接続して、システム全体にわたって信号の周波数および
位相に関して柔軟性を与え、いずれかまたはすべての信
号を１次クロックと同期状態に維持することができる。
特定の同期化機能を達成する動的ディジタル転送機能生
成機構も位相ロック・ループ内で使用する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般にディジタル電子
システムに関し、詳しくは、ディジタル電子システムの
各部分に、各ディジタル電子システムの全体を通じて同
期化できる高周波クロック・パルスを供給することに関
する。

【０００２】

【従来の技術】複雑なディジタル回路の性能と正しい動
作は、その中の多くの信号経路中を伝播される信号のタ
イミングに決定的に依存している。たとえば、簡単な論
理ゲートを使用する場合でも、複数の入力の到着時間が
時間的にずれている場合、正しい出力が発生するのは、
入力信号の正しい論理状態がオーバーラップしている間
だけである。この理由から、ディジタル回路の動作は、
サイクル・タイムと呼ばれる間隔で周期的に再クロック
される。このサイクル・タイムは通常、システム・クロ
ックによって決定される。このシステム・クロックは、
様々なディジタル回路が信号に応答できるようになった
ときすべての信号が確実に所期の論理状態にあるように
するための信号伝播時間と安定待ち時間がとれるよう
に、異なる位相のクロック信号を発生する。しかし、サ
イクル・タイムはシステム内のすべての伝播遅延とその
他の信号ひずみおよび安定待ち時間に対処しなければな
らないので、クロック・サイクルはその中の最大遅延に
対処しなければならないことが多い。したがってサイク
ル・タイムはこの遅延をシステム全体に課し、そのため
システム全体の動作速度を制限する。

【０００３】同じ理由から、システムの速度を改善する
鍵は、ディジタル回路の個々の要素の伝播時間を短縮す
ることであった。これは長年にわたって非常にうまくゆ
き、個々の要素信号伝播時間が０．１〜１．０ナノ秒程
度、対応するサイクル・タイムが１ナノ秒未満から最大
で１０ナノ秒までになった。このサイクル・タイムは１
００メガヘルツからギガヘルツの範囲のクロック速度域
に相当する。

【０００４】しかしながら、クロック信号の分配で問題
に遭遇した。というのは、クロック信号が再生でき、伝
播経路がせいぜい数インチに限られる、単一のチップ、
カードまたはボード上の回路のクロックとは違って、こ
の場合は、システムの同期を維持するためにクロック信
号をシステム全体にわたって伝播させなければならない
からである。さらに、システム・クロック信号経路が長
いためにノイズやひずみが発生しやすく、また、全体に
わたって信号伝播を遅延させひずみを起こさせる可能性
のあるインダクタンスなど、これらの影響を強調する接
続を含むこともある。また、線終端インピーダンスの不
一致は、周波数が高くなるほど重大になり、さらにひど
いひずみを引き起こす。大きなインダクタンスを示す
が、その他の点では特に信頼性が高いこのような接続、
特に本出願人が製造する熱伝導モジュール（ＴＣＭ）な
どのモジュール・パッケージ用の接続の例は、ハーコン
・コネクタである。

【０００５】したがって、所望のシステム速度の点から
同期分配によって許される最低の周波数で動作するシス
テム・マスタ発振器を設計することによって、ノイズと
信号伝播遅延の最小化が達成される。言いかえれば、局
所高速クロックは、必要なシステム同期精度に応じて少
なくとも最低周波数または最大間隔で、システム同期化
手段から同期化信号を受け取らなければならない。逆に
言えば、所与のシステム同期精度で、同期化信号の最低
周波数が、局所高速クロック速度の増加につれて増加し
なければならない。

【０００６】前述のコネクタの場合と同様に、一般に、
１００ＭＨｚ以上のクロック信号周波数または同期化信
号周波数で困難な問題が生じ始める。これに関して、特
定の寄生キャパシタンスなど特定構造の無効電気特性の
変動が周波数の増加につれてより大きな影響を持つよう
になることを理解されたい。したがって、電気的寄生効
果は正確に予測できないことが多いので、周波数が高く
なるにつれて特定の回路要素の挙動が予測し難くなる。
しかし現在の技術では、１００ＭＨｚ以下での電気装置
の挙動はよくわかっており、予測可能で非常に信頼性が
あると想定できる。

【０００７】専用の平面対、差動線、パッドオンパッド
・コネクタ、遮蔽など電子構造技術のあるものは、クロ
ック信号のノイズや伝播遅延を減少するのには少しは役
立つが、最適ではなくスペース効率もよくない。このよ
うな技術は、ある種の製品では単に経済的に実現可能で
はなかったり、あるいは重量や寸法など構成的制限があ
るために使用できないことが多い。さらに、これらの技
術を採用した接続は、しばしば設計変更が必要となる。
こうした設計変更は、実用的でなく、高価であり、ある
いは、いくつかの異なるノイズ及び信号遅延用技術のそ
れぞれに対処するために、特定のコネクタの場合のよう
に、同じタイプの電子構成部品に異なる設計が必要とな
る。したがって、従来のノイズ防止技術を使用しても、
２５０ＭＨｚ以上のクロック速度では容認できないノイ
ズ・レベル及び伝播遅延が生じると予測できる。

【０００８】クロック信号の再生、回復、または再構成
の試みは、あまり成功しなかった。このような技術のほ
とんどは、システムの特定の点でのクロック信号伝播遅
延の予測または測定を必要とし、再生されたクロック信
号を元のクロック信号と一致させるため、あるいは元の
クロック信号に対して、システムの関連部分の固有機能
を可能にする所定のオフセットを得るために、さらに遅
延を生じる。しかし、これらの遅延されたクロック信号
は、設計中に単に制御可能であるにすぎず、またノイズ
を生じやすい遅延を追加するので、このような配置構成
は特に安定ではなく、ノイズを遅延として伝播させ、関
連する論理の誤動作を引き起こす可能性がある。入力信
号からのクロック回復は、クロック信号を回復する元に
なるディジタル信号に対して全般的に正しいクロック信
号を供給する程度にしか成功しない。しかし、このよう
な回復されたクロック信号はシステムとは同期化されて
いず、システムのこのような部分で発生する信号中で生
ずるノイズや不測の伝播遅延により、異常なシステム挙
動を引き起こす可能性がある。

【０００９】位相ロック・ループ（ＰＬＬ）は以前から
知られており、よく知られた無線信号の周波数変調（Ｆ
Ｍ）伝送方式の基礎となっている。位相ロック・ループ
は基本的には、局所発振器の周波数を他の信号の周波数
の変化に追従する形で制御する技術である。したがっ
て、位相ロック・ループを使用するチューナは、ＰＬＬ
の構造によって変わるが、発振器の信号またはその高調
波もしくは低調波に近い信号に「ロックオン」できると
いう有用な性質を示す。したがって、このようなチュー
ナは幾分自己同調式であり、特にノイズの影響を受け難
い。この応用例及びＰＬＬその他の多くの一般的応用例
では、ＰＬＬは基本的に、前述のクロック回復配置構成
に似た、通信されたデータから同期化信号を回復するの
に使用されている。したがって、ＰＬＬ発振器は受信さ
れたデータに同期するので、システムは局所的にのみ同
期的であり、「送信機」との特定の位相相関は示さず、
入力信号の局所タイミングだけを示す。

【００１０】最も簡単な形の位相ロック・ループは、可
変周波数発振器、典型的には電圧制御式発振器、及び位
相検波器を含む。位相検波器は、発振器から入力信号と
出力信号の両方を受け取る。ＰＬＬ発振器が入力信号の
倍数（たとえば高調波）と分数（たとえば低調波）のど
ちらで動作するのが望ましいのかに応じて、入力信号と
発振器出力のどちらかが周波数分割される。位相検波器
は入力信号と発振器出力の位相を比較し、その間で検出
された位相誤差に相当する振幅を有する信号（例えば電
圧）を生成して、可変周波数発振器の振動数を制御す
る。位相検波器の出力は、通常、低域フィルタにかけ
て、誤差信号を平滑化し、したがって電圧制御式発振器
の動作を安定化する。

【００１１】通信システムには多くのＰＬＬ応用分野が
あるので、ＰＬＬの多くの開発および精巧化がなされ、
現在の技術水準では、入力信号の極めて良好な性能と正
確な追跡が容易に得られる。たとえば、発振器の動作を
安定化する目的の低域フィルタ回路では、現在、発振器
による入力信号の追跡を最適化し、行過ぎ及び「ハンテ
ィング」を避けるための減衰を含むことが好ましい。し
たがってＰＬＬは現在、入力信号の優れた追跡を提供す
ることができる。

【００１２】

【発明が解決しようとする課題】本発明の目的は、既存
のコネクタ技術と互換性があり、システムを構成するボ
ード、カード、モジュール、またはチップの機械的設計
の設計変更を必要としない、２５０ＭＨｚを超える周波
数でシステム全体にわたって同期化されたシステム・ク
ロック速度を提供することである。

【００１３】本発明の別の目的は、チップ・レベル及び
それ以上のレベルで安定であり、多相クロックが生成で
きる、システム同期化を提供することである。

【００１４】

【課題を解決するための手段】本発明の上記の目的を達
成するために、所定の１次周波数で動作する１次クロッ
クと、１次クロック信号を電子システムの少なくとも１
つの構成要素に分配するための１次クロック信号分配シ
ステムとを含み、前記の少なくとも１つの構成要素が、
２次周波数で動作する発振器を備え、２次周波数と１次
周波数の同期を維持する位相ロック・ループと、２次周
波数を構成要素内のシステムの少なくとも１要素に分配
する手段とを含む、電子システム用のクロック信号分配
システムが提供される。

【００１５】本発明の他の態様によれば、所定の１次周
波数で動作する１次クロックと、１次クロック信号を電
子システムの少なくとも１つの構成要素に分配するため
の１次クロック信号分配システムとを含み、前記の少な
くとも１つの構成要素が、２次周波数で動作する発振器
と、位相検波器と位相ロック・ループ内の発振器との間
で動的可変転送機能を提供するための動的ディジタル変
換手段と、２次周波数を構成要素内のシステムの少なく
とも１つの要素に分配する手段とを含み、位相ロック・
ループが、動的ディジタル変換手段の制御下で前記２次
周波数と前記１次周波数との同期を維持することを特徴
とする、電子システム用のクロック信号分配システムが
提供される。

【００１６】

【実施例】図面を参照すると、まず図１に本発明の基本
形式の概略図が示してある。本発明は、極めて簡潔に述
べると、システム全体にわたって確実に伝播することが
でき、所定の限られた帯域幅を有し、既知の伝播時間と
低周波数で低ノイズを持つ、１次クロック信号または主
クロック信号と同期した所望のクロック・サイクル時間
で動作する、場合によってはカスケード式の１つまたは
複数の２次クロックまたは局所クロックを提供する。そ
の際に、１次クロック信号用の分配システムの帯域幅を
超える可能性のある所望の高周波数が発生し、同期は位
相ロック・ループによって維持される。２次クロック
は、１次クロック周波数の任意の倍数であり、したがっ
てＰＬＬにおいてより大きな数で周波数分割を行うだけ
で、ギガヘルツの周波数範囲にまで拡張またはグレード
アップすることができる。

【００１７】全体配置１００は、２点鎖線１１０で示す
位相ロック・ループを含む。位相ロック・ループは、位
相検波器１１２と、限界まで減衰されることが好ましい
低域フィルタ１１４と、その付近では入力電圧１１５に
応答して周波数制御が実施できる基準周波数を確立する
ための周波数基準１１６を含む電圧制御式発振器１１８
と、発振器周波数信号を位相検波器１１２に入力される
信号の周波数近くの信号に減らす周波数分割器とを含
む。表面弾性波周波数基準が、水晶またはその他の形式
の周波数基準よりも好ましい。というのは、この装置は
ＰＬＬの周波数を４ＧＨｚ以上に拡張することができる
が、別の方法ではＰＬＬは一般に約５００ＭＨｚ以下に
限られるからである。低域フィルタ１１４は位相誤差を
複数の入力クロック信号周期にわたって積分し、それに
よって電圧制御式発振器の動作の極めて安定した制御を
行う。急速追跡応答を達成するために、ループ発振器／
位相誤差応答は、低域フィルタ１１４で限界まで減衰さ
せるべきである。

【００１８】フィルタ１１４の機能は、アナログ回路要
素によって、またはディジタル論理回路機能によって提
供することができるような動的ディジタル変換手段によ
って実現することができる。実際にはディジタル論理回
路の方が好ましい。というのは、このような配置は、所
望の誘導クロック周波数を達成するために、位相検波器
１１２と制御可能発振器１１８の間の転送機能を制御し
最適化するための柔軟性を増大させるからである。図１
に示すように、システム動作中に転送機能を動的に調節
して、１次クロックの変動並びに遅延及びひずみの存在
下でも、最適の誘導クロック周波数を発生させることが
できる。

【００１９】これは、ディジタル制御装置１３６を用い
て達成される。ディジタル制御装置１３６は、１つまた
は複数の周波数カウンタとして機能する構造（たとえ
ば、時限リセット・パルス・カウンタ）及び専用のマイ
クロプロセッサを含むことが好ましい。たとえば、高速
フーリエ変換、ラプラス変換、またはその他の特殊機能
プロセッサなどの変換プロセッサを使って、転送機能を
動的に生成することができる。この構成はまた、１次ク
ロック及び誘導２次クロックの一方または両方の周波
数、または外部時間基準（ＥＴＲ）１３７、あるいはそ
の両方の監視を行い、転送機能を変更して絶対誘導周波
数などの所望の機能を達成することができる。

【００２０】一方、位相ロック・ループの動作は非常に
簡単で、当技術分野ではよく理解されており、また位相
ロック・ループの詳細は本発明の実施にとって重要では
ないので、ここで詳細に検討する必要はない。要約する
と、発振器１１８は基準装置１１６で決定された周波数
に近い周波数で動作する。周波数分割器１２０が、発振
器１１８の出力の周波数を所望の値で割って、基準主ク
ロック信号入力１２４の周波数に近い周波数にする（こ
の場合、周波数分割器は単に、カスケード接続された一
連の双安定フリップフロップ装置でよい）。上記の所望
の除数の値は、設計を簡単にするために２の整数乗とす
ることが好ましい。図では、全体的に鎖線１２５で示
す、チップまたはモジュール上での本発明の好ましい実
施態様を反映するように、ハーコン・コネクタ１２２が
この入力線に挿入してあり、これに従来型のハードウェ
アを介して接続が行われている。したがって入力信号
は、このようなハードウェアを介して確実かつ予測可能
に通信できる周波数であることが好ましい。

【００２１】位相検波器１１２は、入力信号１２４の位
相と電圧制御式発振器１１８の周波数分割出力を比較
し、それに応答して、２つの信号の間の位相差または誤
差を反映する大きさの電圧を生成する。次に、この電圧
を低域フィルタ１１４にかけ、電圧制御式発振器１１８
の制御入力に印加する。これは閉ループ・システムなの
で、誤差信号は、発振器と入力（１次）クロック信号の
位相差がゼロに減るまで、発振器周波数を変化させるこ
とになる。

【００２２】本発明の一般的応用例では、特にモジュー
ル１２５が１つまたは複数のクロック・チップ（鎖線１
４０で示す）と１つのマスタ・クロック・チップ（鎖線
１３０で示す）を含むことのある、モジュール化回路に
適用する際には、遅延線などの遅延手段１３２にも電圧
制御式発振器１１８の出力が供給される。この遅延手段
は、所望のどんな構造でもよく、一般に接地接続１３３
で示すように終端する。しかしながら、遅延手段は、そ
れぞれが遅延の要素またはユニットを構成し、たとえば
１００ピコ秒といった所定の伝播時間を有する、論理ゲ
ートの直列配置として構成することが好ましい。勿論、
いくつかのこのようなゲートは、所望の遅延分解能に応
じて、単一の遅延要素と見なすこともできる。あるい
は、各ゲートの伝播時間を製造中にどんな所望の遅延が
提供されるように調整することもできる。遅延手段１３
２の段数は任意であるが、１次クロック１２４の周期よ
り長い全遅延を提供する必要はない。遅延手段１３２の
出力を含めて回路１００のそれぞれの出力を、φ₂₀（添
字"２"は２次クロック周波数を示し、添字の１桁目は相
対位相シフトを示す）、φ₂₁、φ₂₂、φ₂₃、・・・、φ
_2nで示す。これらの出力はクロック・チップ上の他の回
路に、またはモジュール上の他のチップに出力される。
この点に関して、このような他のチップは一般に、非常
に高い周波数の信号を確実に搬送することのできる溶接
またはその他の接続／取付け技法によってモジュール上
に装着されることに留意されたい。したがって、モジュ
ール内でのクロック信号の分配に、前述のハーコン・コ
ネクタなどのハードウェア接続を必要とせず、また通常
は含まない。個々のチップは、その機能が必要とすると
き、２つ以上の異なる位相でクロック信号を受け取るこ
とができる。また、クロック・チップまたは個々の他の
チップ内にインバータ構造を設けて、真の論理レベル、
及びしばしば必要となる逆の論理レベルで１つまたは複
数の任意の位相のクロック信号を供給することができ
る。このインバータ構造は従来型のものであり、わかり
やすくするために図示は省略する。

【００２３】モジュールは勿論いくつかのクロック・チ
ップを有し、これらのクロック・チップの１つをマスタ
・クロック・チップに指定することができる。１つまた
は複数のモジュールを含むことのできるボードまたはカ
ードでもそうである。たとえば１組のモジュールを一緒
に使用して、プロセッサを形成することができる。いず
れの場合でも、マスタ・クロックは、１次クロック１２
４から直接に入力を受け取る別の遅延手段１３４（終端
部１３５を備える）を有することができる。遅延手段１
３４は他のすべての点で遅延手段１３２と同じである。
その出力も同じであり、同じ相対遅延を示す。ただしそ
の出力信号１７０は２次周波数ではなく１次周波数にあ
り、したがってφ₁₀（添字"１"は１次クロック周波数を
示し、添字の１桁目は相対位相シフトを示す）、φ₁₁、
φ₁₂、φ₁₃、・・・、φ_1nで示される。これらの信号
は、１５０などの接続を介してモジュール内の他のクロ
ック・チップによって使用され、または１５１などのハ
ードウェア・コネクタ（たとえばハーコン・コネクタ）
を介して他のモジュールと通信する。

【００２４】図２には、任意の数（ここでは１００個）
のチップ２１０を含むモジュール式構成要素２００のレ
イアウトを示す。モジュール内の伝播遅延を最小限にす
るために、４個のクロック・チップ２２０をモジュール
の各象限の中心に設ける。これらのクロック・チップの
数は、本発明の実施にとって重大ではなく、モジュール
設計の付随事項と考えるべきである。１次周波数のシス
テム・クロック用の入力１２２が設けられ、システム・
クロックが接続２２５を通じて４個のクロック・チップ
２２０に分配される。先に示したように、出力１６０は
２４０に示すように他のチップに分配される。位相オフ
セットまたはその他の周波数、あるいはその両方を達成
するために、２５０に示すように、いくつかの出力を追
従クロック・チップ２３０に接続することができ、２６
０に示すように、その出力を選択された他のチップに接
続することができる。これらの追加の接続及びクロック
は、本発明の重要な態様を形成し、本発明の実施態様を
カスケード接続することによって、回路設計の大きな柔
軟性をもたらす。これについては図３に関して詳述す
る。

【００２５】図３は、システム３００内での本発明の一
般化した実施態様を示す。システム３００内に１次クロ
ック３１２を含む、システム・クロック・カード３１０
または類似の構造が設けられる。１次クロック信号３１
４は、接続３１４によってシステム全体に分配され、接
続３１６によって他のボード３２０、３３０に入力され
る。接続３１６は、エッジ接続として形成することが好
ましく、かつ精密時限素子（ＰＴＥ）を含んでもよく、
スキューを除去し、または意図的なオフセットを提供す
るために、入力クロック信号の位相を局所的に調整す
る。１次クロック信号は、本発明によれば１００ＭＨｚ
以下であることが好ましく、伝播時間は正確に予測また
は測定することができ、非常に安定したものとなる。し
たがって、位相調整をＰＴＥで行って、伝播時間を補償
し、あるいはボードの他の機能を提供することができ
る。次に１次クロック信号を、希望に従ってモジュール
式回路２００またはチップに分配する。選択されたモジ
ュール式回路２００で、１次クロック信号が図２に一般
的に示すように分配され、図１に示すように必要なより
高次の２次周波数が発生する。図３には、１次クロック
信号及び２次クロック信号の分配の一変形を詳しく示
す。たとえば、ボード用にＰＴＥを使用することに対す
る代替案または補足案として、遅延手段３４０を、シス
テム・レベルにまたはボードのレベルより高い任意のレ
ベルに配置して、遅延クロックを複数のモジュール２０
０に分配するボード３３０のために、スキューを除去
し、または位相オフセットを提供することができる。

【００２６】しかし、本発明によるクロック信号分配配
置の完全な柔軟性は、図３のボード３２０に関して図示
された接続を考慮すれば明らかになろう。ボード３２０
は、追加遅延手段３４０を備えた、または追加遅延手段
なしの、ボード３３０に示したものと同様の他のチップ
またはモジュールへの分配を含むことができる。ボード
３２０上に示された配置は例示的なものにすぎないが、
プロセッサなどの特定の回路が複数のモジュール式構成
要素から形成されている配置に特に適用される。

【００２７】具体的には、ボード３２０上で、１つの特
定のモジュール２００が、遅延手段１３４を含む、図１
と類似のマスタ・クロック２２０^を含む。１組の出力
１６０が、接続２４０を通じてモジュール上の複数のチ
ップ（たとえば２１０）と通信する。異なる複数のチッ
プへの接続３２２によって同様の接続を行うことができ
る。勿論、チップ群への接続の一部がオーバラップする
こともあり得る。たとえば、あるチップ群が信号φ₂₀及
びφ_2nを受け取り、別のチップ群が信号φ₂₃及びφ_2nを
受け取ることがあり得る。したがって、接続２４０上の
信号と３２２上の信号は、そこに存在する信号の位相が
異なる。たとえば、接続２４０上の信号は少なくともｆ
_s 及びφ_k によって特徴づけられる信号を含み、接続３
２２上の信号は少なくともｆ_s 及びφ_l によって特徴づ
けられる信号を含む。少なくともｆ_s 及びφ_j によって
特徴づけられる信号を含む接続２４０についても同じこ
とが言える。ただし、この場合、接続２５０はこの２次
クロック信号を、図１に示すように、本発明による同じ
または異なったチップ上にあるもう１つのクロック回路
２３０に（たとえばカスケード式に）接続する。このも
う１つのクロック回路は、周波数に、周波数分割器１２
０のＮの値に応じて、ある整数値またはその他の数値を
掛けて、追加の位相調整を加えることができる。この点
に関して、非整数値（たとえば２1/2）による周波数分
割用の回路は当技術分野では周知であり、同様に本発明
に適用可能であることに留意されたい。したがって、こ
の３次周波数は一般にｆ_t 、φ_i 、及びφ_tiで特徴づけ
ることができ、添字の"ｔ"の項は、２６０に示すよう
に、もう１つのＰＬＬクロック回路２３０によって課さ
れる追加の遅延を示す。２５０^に示すように、φ_tjな
ど他の遅延も周波数ｆ_tで利用可能である。このＰＬＬ
クロック回路のカスケード接続は、希望に応じて無限に
続けることができ、モジュール内で通信可能な最終周波
数によってのみ制限される。また、複数のＰＬＬ段にわ
たって高周波を発生する際の同期精度に関していくつか
の性能上の利点もあり得る。しかし、このようなカスケ
ード式に接続されたＰＬＬの特に重要な応用例は、ロー
カル・エリア・ネットワーク（ＬＡＮ）または広域ネッ
トワーク（ＷＡＬ）におけるマルチプロセッサの応用例
と関連するものであり、その例示的な配置４００を図４
に概略的に示す。この配置４００では、複数のワーク・
ステーション・プロセッサまたはディジタル・データ処
理システム４０４が、システムまたは複合体の効率を向
上させることを目的として、特定の動作中の並列処理の
ため、または作業負荷再分配など他の機能を達成するた
めに再構成可能である（たとえば区分される）。このよ
うな応用例では、外部時間基準４０２に応答可能なシス
テム／複合体クロック信号源４０３が、多分に図３の１
次クロック３１２の方式で、少なくともシステム、ネッ
トワーク、または複合体の一部用の一次ブロック源とし
て働く。大型システムでは、クロック信号の伝播が４０
５及び４０６におけるような様々な遅延を引き起こす可
能性があるものの、それぞれクラスタ／並列グループＡ
及びＢにグループ化されるＰ／Ｓ1a、Ｐ／Ｓ2a、・・・
Ｐ／Ｓbnなどのプロセッサ・グループ、システム・グル
ープなどを、図３に示すような本発明の使用によって、
グループ内でまたグループ間で一般に同期させて、図４
によって他の階層レベルに拡張することができる。この
ようなシステムまたは複合体はまた、並列処理、作業負
荷の再分配などの目的でシステム、ネットワークまたは
複合体を構成または区分するための、ある離散型または
分散型配置４０１をも含むことになる。この構成制御装
置を、現在の技術のレベル内で本開示に照らして設け、
本発明によるクロック分配システムの接続に基づいてこ
のような区分を実行することにより、プロセッサまたは
システムをグループ化して、クロック信号分配システム
のハードウェアによって互いに正確に同期されたそれら
のクラスタを形成することができる。あるいは、構成制
御装置４０１が、１次クロック信号または２次クロック
信号、あるいはその両方の切替えを制御して、達成しよ
うとするデータ処理操作に従って同期化されたグループ
またはクラスタを形成することもできる。したがって、
一括してシステムと呼ばれるプロセッサまたはシステム
またはこれらの組合せを、カスケード式ＰＬＬの階層ア
レイに従ってグループ化して、ＰＬＬの局所的カスケー
ド接続のために、局所発振器（たとえば２２０）に対し
てシステム・クロックに対するよりも密に同期された、
複数の局所クロックの同期された動作を活用することが
できる。

【００２８】他の重要な応用例は、マスタ・クロック・
タイム・スタンプをファイルまたは他のデータと関連付
けるために使用される外部タイミング基準（ＥＴＲ）に
関連するものである。ＰＬＬのカスケード接続によって
提供される低ノイズとネットワーク階層の付随物とし
て、このようなＥＴＲの適用を、モジュールなどの機能
ユニットからプロセッサ及びネットワークに拡張するこ
とができる。同期化の改善、ひずみの減少、及び遅延の
柔軟な制御が有利に利用できる、カスケード式ＰＬＬに
基づく時間信号源の上記その他の応用例の実施態様は、
以上の記述に照らせば、当業者には明白であろう。

【００２９】さらに、本発明によれば、先に考察した本
発明の応用例の一変形として、機能グループを構成する
すべてのモジュールがボード３２０上の単一接続を介し
て同期されるように保証することが有利であるかもしれ
ない。この目的で、一括して１７０^で示す、すべての
または選択された出力１７０を、所望の遅延または相対
位相を伴って、ただし１次周波数ｆ^pで、マスタ・クロ
ック２２０^から取り出すことができる。これらの出力
は、モジュールから他のモジュール２００^またはチッ
プに、１５１などのコネクタ及び接続２６０を介して通
信され、その伝播時間を、出力１７０から選択した１つ
または複数の特定の位相によって補償しまたはさらにオ
フセットさせることができる。勿論モジュール２００^
は、モジュール２００上のチップ２３０その他に対応す
る２２０"より先の追加のクロック・チップを含むこと
もできる。また、接続２６０上に現れるような１次周波
数信号を、ボード＃１を離れて、接続３１４上の１次ク
ロック信号用の位相補正中継器として機能する本発明の
ＰＬＬクロック回路を有する他のボードに導くこともで
きることになる。必ずしも一般的に好ましくないが、大
型システムにおける何らかの技術的問題の解決法を提供
することもある。

【００３０】前述の事柄から、図３に示すような図１の
配置のカスケード接続を含めて、本発明は、ハードウェ
ア設計変更の必要なしに所望に応じてシステム全体にわ
たって信頼できるクロック同期化を提供するのみなら
ず、２次（または３次）クロック周波数及び位相の選択
に関する完全な柔軟性も提供する。位相分解能は、特定
の技術レベルの単一の単純論理ゲート中で可能な最短の
伝播時間ほどに小さくすることができ、したがって、現
在のすべてのディジタル集積回路技術及び今後開発され
る同技術にとって十分である。さらに、クロック信号分
配装置をチップ上の他の回路と統合することができ、こ
うして、クロック分配システムにおけるハードウェア変
更を必要とせずに、既存システムをより高いクロック速
度にグレードアップすることが可能になる。

【００３１】本発明を単一の好ましい実施例について説
明したが、当業者なら、頭記の特許請求の範囲の趣旨お
よび範囲内で本発明を修正を加えて実施できることを認
識できよう。

【図面の簡単な説明】

【図１】電子ディジタル・システムの構成要素（たとえ
ばチップ、モジュール、カード、またはボード）に対す
る本発明の応用例を示す概略図である。

【図２】マルチチップ・モジュール用のクロック信号を
分配するための好ましい配置構成を示す概略図である。

【図３】複数のモジュールを含むディジタル電子システ
ムの一部分に対する、本発明のいくつかの好ましい応用
例を示す概略図である。

【図４】ネットワークまたはシステム複合体に対する本
発明の応用例を示す概略図である。

【符号の説明】

１００全体配置１１２位相検波器１１４低域フィルタ１１５入力電圧１１６周波数基準装置１１８発振器１２０周波数分割器１２２ハーコン・コネクタ１２４１次クロック１２５モジュール１３２ディジタル遅延手段１３３接地接続１３４ディジタル遅延手段１３５終端部１３６ディジタル制御装置１５０接続１５１ハードウェア・コネクタ１６０出力１７０出力信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者ダニエル・スティリアニ・ジュニアアメリカ合衆国12533、ニューヨーク州ホープウェル・ジャンクションリッジビュー・ロード５

Claims

【特許請求の範囲】

【請求項１】電子システム用のクロック信号分配システ
ムにおいて、所定の１次周波数で動作する１次クロックと、前記１次クロック信号を前記電子システムの少なくとも
１つの構成要素に分配するための、所定の帯域幅を有す
る、１次クロック信号分配システムとを含み、前記の少なくとも１つの構成要素が、前記の所定の帯域幅の外部にある２次周波数で動作する
発振器を備え、前記２次周波数と前記１次周波数の同期
を維持する、位相ロック・ループと、前記構成要素内で、前記システムの少なくとも１つの要
素に前記２次周波数を２次クロック信号として分配する
手段とを含む、クロック信号分配システム。
【請求項２】さらに、前記１次クロック信号の位相を調
整して、調整された位相を有する１次クロック信号を生
成する手段を含む、請求項１に記載のクロック信号分配
システム。
【請求項３】さらに、調整された位相を有する前記１次
クロック信号を分配する手段を含む、請求項２に記載の
クロック信号分配システム。
【請求項４】さらに、前記２次クロック信号の位相を調
整して、調整された位相を有する２次クロック信号を生
成する手段を含む、請求項１に記載のクロック信号分配
システム。
【請求項５】さらに、前記２次クロック信号の位相を調
整して、調整された位相を有する２次クロック信号を生
成する手段を含む、請求項２に記載のクロック信号分配
システム。
【請求項６】さらに、もう１つの２次周波数で動作する
発振器を備え、前記のもう１つの２次周波数と１次周波
数の同期を維持する、もう１つの位相ロック・ループ
と、少なくとももう１つの構成要素内で、前記システムの少
なくとも１つの要素に前記２次周波数を分配する手段と
を含む、少なくとももう１つの構成要素を含む、請求項
３に記載のクロック信号分配システム。
【請求項７】前記構成要素内の前記システムの前記の少
なくとも１つの要素が、もう１つの２次周波数で動作する発振器を備え、前記の
もう１つの２次周波数と前記２次周波数の同期を維持す
る、もう１つの位相ロック・ループと、少なくとももう１つの構成要素内で、前記システムの少
なくとも１つの要素に前記のもう１つの２次周波数を分
配する手段とを含むことを特徴とする、請求項１に記載のクロック信号分配システム。
【請求項８】前記発振器が表面弾性波周波数基準を含む
ことを特徴とする、請求項１に記載のクロック信号分配
システム。
【請求項９】電子システム用のクロック信号分配システ
ムにおいて、所定の１次周波数で動作する１次クロックと、前記１次クロック信号を前記電子システムの少なくとも
１つの構成要素に分配するための１次クロック信号分配
システムとを含み、前記の少なくとも１つの構成要素が、２次周波数で動作する発振器と、位相ロック・ループ内
で位相検波器と前記発振器の間の動的可変転送機能を提
供するための動的ディジタル変換手段とを有し、前記動
的ディジタル変換手段の制御下で前記２次周波数と前記
１次周波数の同期を維持する位相ロック・ループと、前記構成要素内で、前記システムの少なくとも１つの要
素に前記２次周波数を２次クロック信号として分配する
手段とを含む、クロック信号分配システム。
【請求項１０】複数のディジタル・データ・プロセッサ
と１つの１次システム・クロック信号源とを有するディ
ジタル・データ処理システムにおいて、前記複数のプロ
セッサのうちの少なくとも１群のディジタル・データ・
プロセッサが、それぞれ１つのクロック信号分配システ
ムを含み、前記クロック信号分配システムが、所定の１次周波数で動作する前記１次クロックの出力を
受け取る手段と、所定の帯域幅を有し、前記電子システムの少なくとも１
つの構成要素に前記１次クロック信号を分配するための
１次クロック信号分配システムとを含み、前記の少なくとも１つの構成要素が、前記所定の帯域幅の外部の２次周波数で動作する発振器
を備え、前記２次周波数と前記１次周波数の同期を維持
する位相ロック・ループと、前記構成要素内で前記システムの少なくとも１つの要素
に、前記２次周波数を２次クロック信号として分配する
手段とを含み、前記の１群のディジタル・データ・プロセッサがまた、
それぞれ少なくとも前記の１群のプロセッサに従って前
記ディジタル・データ処理システムを区分する手段を含
むことを特徴とする、のディジタル・データ処理システム。
【請求項１１】複数のディジタル・データ処理システム
と１つの１次システム・クロック信号源とを有するディ
ジタル・データ処理複合体において、前記複数のディジ
タル・データ処理システムのうちの少なくとも１群のデ
ィジタル・データ処理システムがそれぞれ１つのクロッ
ク信号分配システムを含み、前記クロック信号分配システムが、所定の１次周波数で動作する前記１次クロックの出力を
受け取る手段と、所定の帯域幅を有し、前記電子システムの少なくとも１
つの構成要素に前記１次クロック信号を分配するための
１次クロック信号分配システムとを含み、前記の少なくとも１つの構成要素が、前記所定の帯域幅の外部の２次周波数で動作する発振器
を備え、前記２次周波数と前記１次周波数の同期を維持
する位相ロック・ループと、前記構成要素内で前記システムの少なくとも１つの要素
に、前記２次周波数を２次クロック信号として分配する
手段とを含み、前記の１群のディジタル・データ処理システムがまた、
それぞれ少なくとも前記の１群のディジタル・データ処
理システムに従って前記ディジタル・データ処理複合体
を区分する手段を含むことを特徴とする、ディジタル・データ処理複合体。