CN116301199B - 信号生成系统及方法 - Google Patents
信号生成系统及方法 Download PDFInfo
- Publication number
- CN116301199B CN116301199B CN202310533115.6A CN202310533115A CN116301199B CN 116301199 B CN116301199 B CN 116301199B CN 202310533115 A CN202310533115 A CN 202310533115A CN 116301199 B CN116301199 B CN 116301199B
- Authority
- CN
- China
- Prior art keywords
- signal
- clock
- modules
- signals
- speed serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000001360 synchronised effect Effects 0.000 claims abstract description 57
- 238000004891 communication Methods 0.000 claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000012545 processing Methods 0.000 abstract description 2
- 238000004590 computer program Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000008054 signal transmission Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 101100346449 Arabidopsis thaliana MRS2-1 gene Proteins 0.000 description 1
- 101100346458 Arabidopsis thaliana MRS2-10 gene Proteins 0.000 description 1
- 101100346453 Arabidopsis thaliana MRS2-5 gene Proteins 0.000 description 1
- 101150081069 MGT1 gene Proteins 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Computer Hardware Design (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
本发明提供一种信号生成系统及方法，涉及信号处理技术领域，包括：第一时钟模块，N个第二时钟模块和N个信号生成模块，第一时钟模块分别与N个第二时钟模块通信连接，每个第二时钟模块与一个信号生成模块通信连接；其中，第一时钟模块用于根据输入的外部时钟信号，生成N组第一信号，第一时钟模块还用于根据输入的第一同步信号，将N组第一信号同步传输到N个第二时钟模块，其中第一信号包括一个第一时钟信号和一个第二同步信号；其中，第二时钟模块用于根据第一时钟信号生成第一时钟信号组，并根据第二同步信号将第一时钟信号组同步到N个信号生成模块；其中，N个信号生成模块用于根据第一时钟信号组同步生成并输出N个多通道数据源。
Description
技术领域
本发明涉及信号处理技术领域，尤其涉及一种信号生成系统及方法。
背景技术
在测试测量行业中，信号源的使用非常广泛，很多系统的测试都需要信号源作为激励或者基准，同时随着现代技术的高速发展，系统带宽和分辨率都遇到了巨大的挑战，从而促进了将多个数据转换器 以阵列的形式连接起来的需求，多通道信号源应运而生，在有的应用场合，对于信号要求不只是通道数量满足要求，同时要求所有的通道信号必须满足同步，而如何保证多通道信号同步一直是一个难题。
发明内容
本发明提供一种信号生成系统及方法，用以解决现有技术中多通道信号难以同步的问题。
本发明提供一种信号生成系统及方法，包括：第一时钟模块，N个第二时钟模块和N个信号生成模块，所述第一时钟模块分别与所述N个第二时钟模块通信连接，每个所述第二时钟模块与一个所述信号生成模块通信连接；
其中，所述第一时钟模块用于根据输入的外部时钟信号，生成N组第一信号，所述第一时钟模块还用于根据输入的第一同步信号，将N组所述第一信号同步传输到N个所述第二时钟模块，其中所述第一信号包括一个第一时钟信号和一个第二同步信号；
其中，所述第二时钟模块用于根据所述第一时钟信号生成第一时钟信号组，并根据所述第二同步信号将所述第一时钟信号组同步到所述N个信号生成模块；
其中，所述N个信号生成模块用于根据所述第一时钟信号组同步生成并输出N个多通道数据源，N为小于等于7的正整数。
根据本发明提供的一种信号生成系统，所述信号生成模块包括：FPGA单元和M个数模转换器，所述FPGA单元包括M组信号生成模块，每组所述信号生成模块包括一个信号发生器和一个高速串行收发器，所述信号发生器与所述高速串行收发器通信连接，每个所述数模转换器通过JESD204B协议与一个所述高速串行收发器通信连接，各个所述数模转换器与各个所述高速串行收发器一一对应。
根据本发明提供的一种信号生成系统，第一时钟信号组包括：数据生成时钟，M个第一时钟同步信号、M个高速串行收发参考信号和M个数模转换工作时钟，其中，所述第一时钟同步信号包括同源的高速串行收发器同步参考时钟和数模转换器同步参考时钟。
根据本发明提供的一种信号生成系统，所述第二时钟模块将所述数据生成时钟同步传输到对应信号生成模块中的M个信号发生器；
其中，所述数据生成时钟用于指示所述M个信号发生器同步生成数据源。
根据本发明提供的一种信号生成系统，所述第二时钟模块将第一时钟同步信号中的高速串行收发器参考信号和数模转换器参考信号分别传输到所述高速串行收发器和对应的所述数模转换器；
其中，所述第一时钟同步信号中的高速串行收发器同步参考时钟和数模转换器同步参考时钟，用于同步所述数模转换器与对应高速串行收发器的时钟，以使得各个所述数据源能够经由对应的所述高速串行收发器后，通过各个所述数模转换器同步输出。
根据本发明提供的一种信号生成系统，所述第二时钟模块将各个所述高速串行收发参考信号传输到对应的高速串行收发器；
其中，所述高速串行收发参考信号用于所述高速串行收发器参考使用。
根据本发明提供的一种信号生成系统，所述第二时钟模块将各个所述数模转换工作时钟传输到对应的数模转换器。
根据本发明提供的一种信号生成系统，所述第二时钟模块的数量为7个，所述信号生成模块的数量也为7个，每个所述信号生成模块中包括1个FPGA单元和3个数模转换器，每个所述FPGA单元包括3组信号生成模块；
其中，包括7个所述第二时钟模块和7个所述信号生成模块的信号生成系统用于根据输入的所述外部时钟信号和所述第一同步信号输出21路相位同步的多通道数据源。
本发明还提供一种基于上述信号生成系统的信号生成方法，包括：
在所述第一时钟模块接收到外部时钟信号和第一同步信号的情况下，基于所述外部时钟信号生成N组第一信号，并根据所述第一同步信号将所述N组第一信号同步传输到所述N个第二时钟模块；其中所述第一信号包括一个第一时钟信号和一个第二同步信号；
所述N个第二时钟模块基于所述第一时钟信号生成第一时钟信号组后，根据所述第二同步信号将N个所述第一时钟信号组同步到所述N个信号生成模块；
其中，所述N个信号生成模块根据所述第一时钟信号组同步生成并输出N个多通道数据源。
本发明还提供一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述程序时实现如上述任一种所述信号生成方法。
本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述任一种所述信号生成方法。
本发明还提供一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如上述任一种所述信号生成方法。
本发明提供的信号生成系统及方法，通过输入的第一同步信号，使得第一时钟模块生成的N组第一信号能够同步传输到N个第二时钟模块中，同时N个第二时钟模块也对应有N个第二同步信号，从而有效保证N个第二时钟模块的所有输出保持同步，同时N个信号生成模块根据第一时钟信号组，从而实现同步生成信号，并同步输出N个多通道信号源，有效保证最后输出的信号是严格同步的。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的信号生成系统结构示意图；
图2为本申请实施例提供的信号生成系统示意图；
图3为本申请实施例提供的信号生成方法流程示意图；
图4是本发明提供的电子设备的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本申请实施例提供的信号生成系统结构示意图，如图1所示，包括：第一时钟模块11，N个第二时钟模块12和N个信号生成模块13，所述第一时钟模块11分别与所述N个第二时钟模块12通信连接，每个所述第二时钟模块12与一个所述信号生成模块13通信连接；
其中，所述第一时钟模块11用于根据输入的外部时钟信号，生成N组第一信号，所述第一时钟模块11还用于根据输入的第一同步信号，将N组所述第一信号同步传输到N个所述第二时钟模块12，其中所述第一信号包括一个第一时钟信号和一个第二同步信号；
其中，所述第二时钟模块12用于根据所述第一时钟信号生成第一时钟信号组，并根据所述第二同步信号将所述第一时钟信号组同步到所述N个信号生成模块13；
其中，所述N个信号生成模块13用于根据所述第一时钟信号组同步生成并输出N个多通道数据源，N为小于等于7的正整数。
在本申请实施例中，第一时钟模块具体可以是用于产生时钟信号的模块，第一时钟模块可以接收外部输入的一个外部时钟信号和一个第一同步信号，该第一同步信号可以是一个同步脉冲信号。
在第一时钟模块接收到外部时钟信号后，可以根据外部时钟信号生成N组第一信号后，通过第一同步信号使得N组第一信号满足同步，然后将各组第一信号，分别同步传输到对应的第二时钟模块，由于每个第一时钟模块对应连接有一个第二时钟模块，此时每个第二时钟模块均会收到一组第一信号。
本申请实施例中的外部接入的第一同步信号可以有效保证第一时钟模块传输到N个第二时钟模块的第一信号保持同步。
在本申请实施例中，每个第一信号均包括一个第一时钟信号和一个第二同步信号，在第二时钟模块在接收到第一信号是，可以根据第一时钟信号生成第一时钟信号组。
同时，在每个第二时钟模块接收到的第一信号中还会包括一个第二同步信号，该第二同步信号也可以是一个同步脉冲，通过N组第一信号中的第二同步信号，可以有效使得各个第二时钟模块的所有输出保持同步。
例如，在7组第二时钟模块产生的7组第一时钟信号组，会根据各个第二时钟模块中的第二同步信号，进行严格同步，同时将7组第一时钟信号组输出。
在本申请实施例中，每个信号生成模块均包括：FPGA单元和M个数模转换器，所述FPGA单元包括M组信号生成模块，每组所述信号生成模块包括一个信号发生器和一个高速串行收发器，所述信号发生器与所述高速串行收发器通信连接，每个所述数模转换器通过JESD204B协议与一个所述高速串行收发器通信连接，各个所述数模转换器与各个所述高速串行收发器一一对应。
在本申请实施例中，第一时钟信号组包括：数据生成时钟FPGAx_SYSCLK，M个第一时钟同步信号、M个高速串行收发参考信号FPGAx_GTX_REF和M个数模转换工作时钟FPGAx_DA_CLK，其中，所述第一时钟同步信号包括同源的高速串行收发器同步参考时钟FPGAx_SYSREF和数模转换器同步参考时钟FPGAx_DA_SYSREF。
在本申请实施例中，第二时钟模块可以同时将数据生成时钟同步传输到对应信号生成模块中的M个信号发生器，也就是说此时同一信号生成模块中的所有信号发生器会同时接收到数据生成时钟。
在信号发生器接收到数据生成时钟后，会根据该数据生成时钟产生数据，而由于各个信号发生器是同时接收到数据生成时钟的，因此各个信号发生器会同时产生信号，进而有效保证信号生成的同步性。
在本申请实施例中，第二时钟模块将各个所述高速串行收发参考信号FPGAx_GTX_REF传输到对应的高速串行收发器；
其中，所述高速串行收发参考信号用于所述高速串行收发器参考使用。
其中，第二时钟模块将各个所述数模转换工作时钟传输到对应的数模转换器。
在本申请实施例中，每个第二时钟模块将第一时钟同步信号中的高速串行收发器参考信号和数模转换器参考信号分别传输到所述高速串行收发器和对应的所述数模转换器。
本申请实施例中，同一第一时钟同步信号中的高速串行收发器参考信号和数模转换器参考信号是同源的参考信息，由于每个高速串行收发器和对应的数模转换器都是通过高速线连接的，使用的信号传输协议为JESD240B，因此FPGA单元和数模转换器之间，通过高速串行收发器参考信号和数模转换器参考信号的参考，能够有效保证最终数据的是严格同步的。
在一个可选地实施例中，图2为本申请实施例提供的信号生成系统示意图，如图2所示，包括第一时钟模块，7个第二时钟模块和7个信号生成模块，每个信号生成模块中包括3组信号生成模块，每组信号生成模块包括一个信号发生器和一个高速串行收发器，且信号生成模块还包括3个数模转换器，对应地，此时第一时钟信号组包括：FPGAx_SYSCLK，FPGAx_SYSREF1，FPGAx_GTX_REF1，FPGAx_DA1_CLK，FPGAx_DA1_SYSREF，FPGAx_SYSREF2，FPGAx_GTX_REF2，FPGAx_DA2CLK，FPGAx_DA2_SYSREF，FPGAx_SYSREF3，FPGAx_GTX_REF3，FPGAx_DA3_CLK，FPGAx_DA3_SYSREF。
在本申请实施例中，FPGAx_SYSCLK用于FPGA内部DDS信号模块的工作时钟，用来产生数据；FPGAx_GTX_REF1用于高速MGT1参考使用，FPGAx_DA1_CLK是DA1的工作转换时钟，FPGAx_SYSREF1和FPGAx_DA1_SYSREF是用于FPGA和DA1之间的JESD204B接口使用；FPGAx_GTX_REF2用于高速MGT2参考使用，FPGAx_DA2_CLK是DA2的工作转换时钟，FPGAx_SYSREF2和FPGAx_DA2_SYSREF是用于FPGA和DA2之间的JESD204B接口使用；FPGAx_GTX_REF3用于高速MGT3参考使用，FPGAx_DA3_CLK是DA3的工作转换时钟，FPGAx_SYSREF3和FPGAx_DA3_SYSREF是用于FPGA和DA3之间的JESD204B接口使用，其中，x可以是FPGA的编号，例如图中的FPGA1或FPGA7。
在本申请实施例中，每个信号生成模块中的FPGA上面连接3片DA芯片，同时可以输出3路信号，并且这3路信号输出是保证同步的；每个DA芯片都和FPGA内部的MGT通过高速线连接，使用的信号传输协议为JESD240B，每个DDS模块对应一片DA，同时这个三个DDS模块的工作时钟是用一个工作时钟FPGAx_SYSCLK，这样可以保证FPGA内部产生的数据源时严格同步的。这样FPGA和DA之间在严格同步的两个时钟FPGAx_SYSREF1和FPGAx_DA1_SYSREF参考下，就可以使得最后的输出是严格同步的。
对应地，包含有7个信号生成模块的信号生成系统，一共有7片FPGA，那么整个系统可以组成21路严格相位同步的多通道信号源。
图3为本申请实施例提供的信号生成方法流程示意图，如图3所示，该信号生成方法依赖于上述信号生成系统来实现，包括：
步骤310，在所述第一时钟模块接收到外部时钟信号和第一同步信号的情况下，基于所述外部时钟信号生成N组第一信号，并根据所述第一同步信号将所述N组第一信号同步传输到所述N个第二时钟模块；其中所述第一信号包括一个第一时钟信号和一个第二同步信号；
步骤320，所述N个第二时钟模块基于所述第一时钟信号生成第一时钟信号组后，根据所述第二同步信号将N个所述第一时钟信号组同步到所述N个信号生成模块；
其中，所述N个信号生成模块根据所述第一时钟信号组同步生成并输出N个多通道数据源。
在第一时钟模块接收到外部时钟信号后，可以根据外部时钟信号生成N组第一信号后，通过第一同步信号使得N组第一信号满足同步，然后将各组第一信号，分别同步传输到对应的第二时钟模块，由于每个第一时钟模块对应连接有一个第二时钟模块，此时每个第二时钟模块均会收到一组第一信号。
本申请实施例中的外部接入的第一同步信号可以有效保证第一时钟模块传输到N个第二时钟模块的第一信号保持同步。
在本申请实施例中，每个第一信号均包括一个第一时钟信号和一个第二同步信号，在第二时钟模块在接收到第一信号是，可以根据第一时钟信号生成第一时钟信号组。
同时，在每个第二时钟模块接收到的第一信号中还会包括一个第二同步信号，该第二同步信号也可以是一个同步脉冲，通过N组第一信号中的第二同步信号，可以有效使得各个第二时钟模块的所有输出保持同步。
例如，在7组第二时钟模块产生的7组第一时钟信号组，会根据各个第二时钟模块中的第二同步信号，进行严格同步，同时将7组第一时钟信号组输出。
在本申请实施例中，每个信号生成模块均包括：FPGA单元和M个数模转换器，所述FPGA单元包括M组信号生成模块，每组所述信号生成模块包括一个信号发生器和一个高速串行收发器，所述信号发生器与所述高速串行收发器通信连接，每个所述数模转换器通过JESD204B协议与一个所述高速串行收发器通信连接，各个所述数模转换器与各个所述高速串行收发器一一对应。
在本申请实施例中，第一时钟信号组包括：数据生成时钟，M个第一时钟同步信号、M个高速串行收发参考信号和M个数模转换工作时钟，其中，所述第一时钟同步信号包括同源的高速串行收发器同步参考时钟和数模转换器同步参考时钟。
在本申请实施例中，第二时钟模块可以同时将数据生成时钟同步传输到对应信号生成模块中的M个信号发生器，也就是说此时同一信号生成模块中的所有信号发生器会同时接收到数据生成时钟。
在信号发生器接收到数据生成时钟后，会根据该数据生成时钟产生数据，而由于各个信号发生器是同时接收到数据生成时钟的，因此各个信号发生器会同时产生信号，进而有效保证信号生成的同步性。
本申请实施例中，同一第一时钟同步信号中的高速串行收发器参考信号和数模转换器参考信号是同源的参考信息，由于每个高速串行收发器和对应的数模转换器都是通过高速线连接的，使用的信号传输协议为JESD240B，因此FPGA单元和数模转换器之间，通过高速串行收发器参考信号和数模转换器参考信号的参考，能够有效保证最终数据的是严格同步的。
图4是本发明提供的电子设备的结构示意图，如图4所示，该电子设备可以包括：处理器(processor)410、通信接口(Communications Interface)420、存储器(memory)430和通信总线440，其中，处理器410，通信接口420，存储器430通过通信总线440完成相互间的通信。处理器410可以调用存储器430中的逻辑指令，以执行信号生成方法，该方法包括：在所述第一时钟模块接收到外部时钟信号和第一同步信号的情况下，基于所述外部时钟信号生成N组第一信号，并根据所述第一同步信号将所述N组第一信号同步传输到所述N个第二时钟模块；其中所述第一信号包括一个第一时钟信号和一个第二同步信号；
所述N个第二时钟模块基于所述第一时钟信号生成第一时钟信号组后，根据所述第二同步信号将N个所述第一时钟信号组同步到所述N个信号生成模块；
其中，所述N个信号生成模块根据所述第一时钟信号组同步生成并输出N个多通道数据源。
此外，上述的存储器430中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory）、随机存取存储器（RAM，Random Access Memory）、磁碟或者光盘等各种可以存储程序代码的介质。
另一方面，本发明还提供一种计算机程序产品，所述计算机程序产品包括计算机程序，计算机程序可存储在非暂态计算机可读存储介质上，所述计算机程序被处理器执行时，计算机能够执行上述各方法所提供的信号生成方法，该方法包括：在所述第一时钟模块接收到外部时钟信号和第一同步信号的情况下，基于所述外部时钟信号生成N组第一信号，并根据所述第一同步信号将所述N组第一信号同步传输到所述N个第二时钟模块；其中所述第一信号包括一个第一时钟信号和一个第二同步信号；
所述N个第二时钟模块基于所述第一时钟信号生成第一时钟信号组后，根据所述第二同步信号将N个所述第一时钟信号组同步到所述N个信号生成模块；
其中，所述N个信号生成模块根据所述第一时钟信号组同步生成并输出N个多通道数据源。
又一方面，本发明还提供一种非暂态计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现以执行上述各方法提供的信号生成方法，该方法包括：在所述第一时钟模块接收到外部时钟信号和第一同步信号的情况下，基于所述外部时钟信号生成N组第一信号，并根据所述第一同步信号将所述N组第一信号同步传输到所述N个第二时钟模块；其中所述第一信号包括一个第一时钟信号和一个第二同步信号；
所述N个第二时钟模块基于所述第一时钟信号生成第一时钟信号组后，根据所述第二同步信号将N个所述第一时钟信号组同步到所述N个信号生成模块；
其中，所述N个信号生成模块根据所述第一时钟信号组同步生成并输出N个多通道数据源。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (5)
1.一种信号生成系统，其特征在于，包括：第一时钟模块，N个第二时钟模块和N个信号生成模块，所述第一时钟模块分别与所述N个第二时钟模块通信连接，每个所述第二时钟模块与一个所述信号生成模块通信连接；
其中，所述第一时钟模块用于根据输入的外部时钟信号，生成N组第一信号，所述第一时钟模块还用于根据输入的第一同步信号，将N组所述第一信号同步传输到N个所述第二时钟模块，其中所述第一信号包括一个第一时钟信号和一个第二同步信号；
其中，所述第二时钟模块用于根据所述第一时钟信号生成第一时钟信号组，并根据所述第二同步信号将所述第一时钟信号组同步到所述N个信号生成模块；
其中，所述N个信号生成模块用于根据所述第一时钟信号组同步生成并输出N个多通道数据源，N为小于等于7的正整数；
其中，所述信号生成模块包括：FPGA单元和M个数模转换器，所述FPGA单元包括M组信号生成模块，每组所述信号生成模块包括一个信号发生器和一个高速串行收发器，所述信号发生器与所述高速串行收发器通信连接，每个所述数模转换器通过JESD204B协议与一个所述高速串行收发器通信连接，各个所述数模转换器与各个所述高速串行收发器一一对应；
其中，第一时钟信号组包括：数据生成时钟，M个第一时钟同步信号、M个高速串行收发参考信号和M个数模转换工作时钟，其中，所述第一时钟同步信号包括同源的高速串行收发器同步参考时钟和数模转换器同步参考时钟；
其中，所述第二时钟模块将所述数据生成时钟同步传输到对应信号生成模块中的M个信号发生器；
其中，所述数据生成时钟用于指示所述M个信号发生器同步生成数据源；
其中，所述第二时钟模块将第一时钟同步信号中的高速串行收发器参考信号和数模转换器参考信号分别传输到所述高速串行收发器和对应的所述数模转换器；
其中，所述第一时钟同步信号中的高速串行收发器同步参考时钟和数模转换器同步参考时钟，用于同步所述数模转换器与对应高速串行收发器的时钟，以使得各个所述数据源能够经由对应的所述高速串行收发器后，通过各个所述数模转换器同步输出。
2.根据权利要求1所述的信号生成系统，其特征在于，所述第二时钟模块将各个所述高速串行收发参考信号传输到对应的高速串行收发器；
其中，所述高速串行收发参考信号用于所述高速串行收发器参考使用。
3.根据权利要求1所述的信号生成系统，其特征在于，所述第二时钟模块将各个所述数模转换工作时钟传输到对应的数模转换器。
4.根据权利要求1所述的信号生成系统，其特征在于，所述第二时钟模块的数量为7个，所述信号生成模块的数量也为7个，每个所述信号生成模块中包括1个FPGA单元和3个数模转换器，每个所述FPGA单元包括3组信号生成模块；
其中，包括7个所述第二时钟模块和7个所述信号生成模块的信号生成系统用于根据输入的所述外部时钟信号和所述第一同步信号输出21路相位同步的多通道数据源。
5.一种基于上述权利要求1-4任一所述信号生成系统的信号生成方法，其特征在于，包括：
在所述第一时钟模块接收到外部时钟信号和第一同步信号的情况下，基于所述外部时钟信号生成N组第一信号，并根据所述第一同步信号将所述N组第一信号同步传输到所述N个第二时钟模块；其中所述第一信号包括一个第一时钟信号和一个第二同步信号；
所述N个第二时钟模块基于所述第一时钟信号生成第一时钟信号组后，根据所述第二同步信号将N个所述第一时钟信号组同步到所述N个信号生成模块；
其中，所述N个信号生成模块根据所述第一时钟信号组同步生成并输出N个多通道数据源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310533115.6A CN116301199B (zh) | 2023-05-12 | 2023-05-12 | 信号生成系统及方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310533115.6A CN116301199B (zh) | 2023-05-12 | 2023-05-12 | 信号生成系统及方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116301199A CN116301199A (zh) | 2023-06-23 |
| CN116301199B true CN116301199B (zh) | 2023-09-29 |
Family
ID=86781776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310533115.6A Active CN116301199B (zh) | 2023-05-12 | 2023-05-12 | 信号生成系统及方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116301199B (zh) |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1327633A (zh) * | 1999-08-05 | 2001-12-19 | 皇家菲利浦电子有限公司 | 时钟同步系统和方法 |
| CN103595522A (zh) * | 2012-08-17 | 2014-02-19 | 北京航天自动控制研究所 | 一种双通道数模转换器同步方法 |
| US9716511B1 (en) * | 2016-02-18 | 2017-07-25 | Nihon Dempa Kogyo Co., Ltd. | Signal processing device |
| CN109889211A (zh) * | 2018-12-24 | 2019-06-14 | 中国电子科技集团公司第二十研究所 | 一种应用于相控阵雷达的多通道射频直采和产生电路 |
| CN210111992U (zh) * | 2019-09-04 | 2020-02-21 | 四川赛狄信息技术股份公司 | 一种双通道电路 |
| CN111736517A (zh) * | 2020-08-07 | 2020-10-02 | 成都谱信通科技有限公司 | 一种基于多通道adc和fpga的同步采集处理卡系统 |
| CN112260890A (zh) * | 2020-09-28 | 2021-01-22 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 数字阵列时延测量方法 |
| CN113535620A (zh) * | 2021-06-29 | 2021-10-22 | 电子科技大学 | 一种多通道同步高速数据采集装置 |
| CN114090497A (zh) * | 2021-11-17 | 2022-02-25 | 南京理工大学 | 一种高速数据采集时钟的同步方案 |
| CN114815965A (zh) * | 2022-06-29 | 2022-07-29 | 中星联华科技（北京）有限公司 | 时钟信号的生成和同步方法及装置 |
| CN115097898A (zh) * | 2022-08-26 | 2022-09-23 | 国仪量子(合肥)技术有限公司 | 基于jesd204b协议的多板同步波形输出装置及通信设备 |
| CN115149950A (zh) * | 2021-03-30 | 2022-10-04 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 大规模子阵化数字阵列多通道同步采样系统 |
| CN115276660A (zh) * | 2022-08-09 | 2022-11-01 | 国仪量子(合肥)技术有限公司 | 数模转换器采样率切换装置及其控制系统、方法及芯片 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11902132B2 (en) * | 2020-07-31 | 2024-02-13 | Intel Corporation | Analog-to-digital converter or digital-to-analog converter data path with deterministic latency |
-
2023
- 2023-05-12 CN CN202310533115.6A patent/CN116301199B/zh active Active
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1327633A (zh) * | 1999-08-05 | 2001-12-19 | 皇家菲利浦电子有限公司 | 时钟同步系统和方法 |
| CN103595522A (zh) * | 2012-08-17 | 2014-02-19 | 北京航天自动控制研究所 | 一种双通道数模转换器同步方法 |
| US9716511B1 (en) * | 2016-02-18 | 2017-07-25 | Nihon Dempa Kogyo Co., Ltd. | Signal processing device |
| CN109889211A (zh) * | 2018-12-24 | 2019-06-14 | 中国电子科技集团公司第二十研究所 | 一种应用于相控阵雷达的多通道射频直采和产生电路 |
| CN210111992U (zh) * | 2019-09-04 | 2020-02-21 | 四川赛狄信息技术股份公司 | 一种双通道电路 |
| CN111736517A (zh) * | 2020-08-07 | 2020-10-02 | 成都谱信通科技有限公司 | 一种基于多通道adc和fpga的同步采集处理卡系统 |
| CN112260890A (zh) * | 2020-09-28 | 2021-01-22 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 数字阵列时延测量方法 |
| CN115149950A (zh) * | 2021-03-30 | 2022-10-04 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 大规模子阵化数字阵列多通道同步采样系统 |
| CN113535620A (zh) * | 2021-06-29 | 2021-10-22 | 电子科技大学 | 一种多通道同步高速数据采集装置 |
| CN114090497A (zh) * | 2021-11-17 | 2022-02-25 | 南京理工大学 | 一种高速数据采集时钟的同步方案 |
| CN114815965A (zh) * | 2022-06-29 | 2022-07-29 | 中星联华科技（北京）有限公司 | 时钟信号的生成和同步方法及装置 |
| CN115276660A (zh) * | 2022-08-09 | 2022-11-01 | 国仪量子(合肥)技术有限公司 | 数模转换器采样率切换装置及其控制系统、方法及芯片 |
| CN115097898A (zh) * | 2022-08-26 | 2022-09-23 | 国仪量子(合肥)技术有限公司 | 基于jesd204b协议的多板同步波形输出装置及通信设备 |
Non-Patent Citations (2)
| Title |
|---|
| 基于AD9154的八通道信号产生器设计;冯鹤;;电子测试(第05期);全文 * |
| 基于FPGA与高速AD9144的信号源设计;周希辰;张志武;翟刚毅;李云飞;;雷达与对抗(第01期);全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116301199A (zh) | 2023-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109032498B (zh) | 一种多fpga的多通道采集系统的波形量化同步方法 | |
| SE532289C2 (sv) | CDMA-spridningskrets med variabel hastighet | |
| US8593313B2 (en) | Parallel-to-serial conversion circuit, information processing apparatus, information processing system, and parallel-to-serial conversion method | |
| US20230032250A1 (en) | Multi-channel signal synchronization system, circuit, and method | |
| CN102904550A (zh) | 基于ad9959的多通道同步波形发生器 | |
| CN108919707B (zh) | 一种64通道高精度数据采集系统 | |
| CN114090497A (zh) | 一种高速数据采集时钟的同步方案 | |
| CN116155430A (zh) | 一种光纤双向信号传输时延误差消除方法及时频系统 | |
| CN116301199B (zh) | 信号生成系统及方法 | |
| KR101746203B1 (ko) | 멀티 칩 시스템에서 칩들 간의 클럭 신호의 위상차 보상방법 및 장치 | |
| CN112597097A (zh) | 一种pxie接口的adc数据采集卡及其应用方法、介质 | |
| CN113534888B (zh) | 一种基于fpga的多张vpx板卡时间同步方法和装置 | |
| US6775339B1 (en) | Circuit design for high-speed digital communication | |
| CN212627872U (zh) | 一种符合jesd204b协议的发送端设计电路 | |
| CN116299259A (zh) | 一种基于RFSoC的相参多通道收发系统及方法 | |
| CN111290987B (zh) | 一种超高速spi接口实现装置及方法 | |
| CN114070446B (zh) | 一种数据同步传输方法、装置、设备和存储介质 | |
| CN114285509A (zh) | Aau群时延波动补偿方法、装置、电子设备及存储介质 | |
| CN114465693B (zh) | 一种短距离多节点10MHz信号同步方法 | |
| CN114967838B (zh) | 一种广空间超低抖动同步信号产生系统及方法 | |
| CN220043390U (zh) | 一种低抖动自适应双通道秒脉冲分发装置 | |
| CN114614823B (zh) | 一种芯片时钟同步方法、数据采集卡及数据采集系统 | |
| CN118068063B (zh) | 示波器 | |
| CN113872745B (zh) | 一种多通道信号同步系统和方法 | |
| KR20110005264A (ko) | 시험 장치, 전송 회로, 시험 장치의 제어 방법 및 전송 회로의 제어 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |