JPH01198843A - スクランブル回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＰＣＭ伝送方式におけるスクランブル回路に係り、特に
時分割多重化前の低速信号に対してスクランプルを行っ
てから多重化するスクランブル回路に関し、 多重度に拘わらず生成多項式が同一であり、かつ異なる
多重方式に対する適用に柔軟性を持った、低速動作が可
能なスクランブル回路を提供することを目的とし、 複数の低速信号を時分割多重して高速信号に変換する多
重化方式において、入力低速信号に対してそれぞれ特定
パターンによって排他的論理和の演算を行うＥＸ−ＯＲ
回路と、該各ＥＸ−ＯＲ回路の出力を多重化して高速信
号に変換するマルチプレクサと、該マルチプレクサの出
力高速信号がスクランブルされるべき所定ＰＮパターン
を、多重化される各低速信号に対応して分割して低速化
したそれぞれの特定パターンを、前記各ＥＸ−ＯＲ回路
に対して発生するＰＮパターン発生器とを具えて構成さ
れる。

〔産業上の利用分野〕

本発明はＰＣＭ伝送方式におけるスクランブル回路に係
り、特に時分割多重化前の低速信号に対してスクランブ
ルを行ってから多重化するスクランブル回路に関するも
のである。

Ｐ′ＣＭ伝送方式においては“１”または“θ″連続よ
る直流分の発生を防止するため、伝送信号とランダム信
号（ＰＮ信号）との排他的論理和（ＥＸ−ＯＲ）の演算
を行った出力を伝送信号とするスクランブル方式が用い
られることがある。

この場合、多重化前の低速信号に対してスクランブルを
行ってから多重化するとともに、この際多重度のいかん
に拘わらすＰＮパターンの生成多項式を同じにすること
が可能なスクランブル回路が要望される。

〔従来の技術〕

第８図は従来のスクランブル回路を示したものである。

同図において（ａ）は多重化後にスクランブルを行う場
合を示し、３チヤンネルの信号ＣＨＩ〜ＣＨ３を３：１
のマルチプレクサ１において多重化したのち、ＥＸ−Ｏ
Ｒ回路２においてＰＮパターンＰを演算することによっ
てスクランブルされた多重化信号Ｍυｘ３を得る。

また（ｂｌは多重化前の基本速度の信号ＣＨＩ〜ＣＨ３
に対して、ＥＸ−ＯＲ回路２１〜２３においてそれぞれ
ＰＮパターンｐ、−ｐ３の演算を行ったのち、３：１の
マルチプレクサ１において多重化して、スクランブルさ
れた多重化信号ＭＵＸ３を得るものを示ししている。

第９図は高速側においてスクランブルを行う場合のＰＮ
パターン発生器を例示したものである。

同図において３はＥＸ−ＯＲ回路、４は７ビットのシフ
トレジスタであって、生成多項式Ｘ”＋Ｘ３＋１によっ
てＰＮパターンＰを発生する。

第１０図は低速側においてスクランブルを行う場合の従
来のＰＮパターン発生器を例示したものである。同図に
おいて３はＥＸ−ＯＲ回路、４は７ビットのシフトレジ
スタであって、ＰＮパターンＰ、〜Ｐ３を発生する。

〔発明が解決しようとする課題〕

多重化後にスクランブルを行う第８図（ａｌに示された
従来方式では、多重化後の信号速度は多重化度に応じて
上昇する。従って各信号の基本速度が高くなるほど、多
重化後のスクランブル回路は高速動作を要求されること
になるという問題がある。

これに対して多重化前にスクランブルを施してから多重
化する第８図山）に示された従来方式では、スクランブ
ル回路の低速動作が可能であるが、多重信号数が変化す
ると使用するＰＮパターンの生成多項式が変化するため
、多重度の異なる伝送路間ではトランスペアレントに伝
送を行うことができないという問題がある。また多重化
方式が異なる場合（例えばビット多重方式とバイト多重
方式）に、通用の柔軟性に乏しいという問題がある。

本発明はこのような従来技術の課題を解決しようとする
ものであって、多重度に拘わらず生成多項式が同一であ
り、かつ異なる多重方式に対する通用に柔軟性を持った
、低速動作が可能なスクランブル回路を提供することを
目的としている。

〔課題を解決するための手段〕

本発明のスクランブル回路は第１図にその原理的構成を
示すように、複数の低速信号を時分割多重して高速信号
に変換する多重化方式において、ｎ　（ｎは多重度）個
のＥＸ−ＯＲ回路２１、２２＋−・・、　　２ｎと、マ
ルチプレクサ１と、ＰＮパターン発生器５とを具えてな
るものである。

ｎ個のＥＸ−ＯＲ回路２１　＋　　２２１−’−１２ｎ
は、入力低速信号に対してそれぞれ特定パターンによっ
て排他的論理和の演算を行うものである。

マルチプレクサ１は、各ＥＸ−ＯＲ回路２．。

２２、・・−、２ｎの出力を多重化して高速信号に変換
するものである。

ＰＮパターン発生器５は、マルチプレクサ１の出力高速
信号がスクランブルされるべき所定ＰＮパターンを、多
重化される各低速信号に対応して分割して低速化したそ
れぞれの特定パターンを、各ＥＸ−ＯＲ回路２．．２２
、・・・、２ｎに対して発生するものである。

このようにして生じた複数の低速信号を時分割多重して
、スクランブルされた高速信号を発生する。

この場合におけるＰＮパターン発生器５は、それぞれ１
ビット（またはバイト）ずつ異なるｎ個のパターンを初
期値としてロードされ、１クロツタでｎビット（または
バイト）一括してシフトして帰還するシフトレジスタか
ら構成する。

またはＰＮパターン発生器５は、順次１ビット（または
バイト）ずつ異なる初期値を与えられ１クロックでｎビ
ット（またはバイト）シフトして帰還するシフトレジス
タからなる同一構成のｎ（ＩＩのＰＮパターン発生回路
から構成する。

〔作　用〕

本発明のスクランブル回路においては、多重度に対応し
て設けられている複数のＥＸ−ＯＲ回路において、入力
低速信号に対してそれぞれ特定パターンによって排他的
論理和の演算を行い、それぞれの出力をマルチプレクサ
を経て多重化して高速信号に変換するが、この際各ＥＸ
−ＯＲ回路において排他的論理和の演算に用いられる特
定パターンは、マルチプレクサの出力高速信号がスクラ
ンブルされるべき所定ＰＮパターンを、多重化される各
低速信号に対応して分割して低速化したものであり、従
って多重度のいかんに拘わらず出力高速信号をスクラン
ブルする生成多項式が同じである。そのため多重度の異
なる伝送路間においてもトランスペアレントに伝送可能
である。

第２図はこの場合における高速側の多重化信号における
ＰＮパターンと低速側の各信号におけるＰＮパターンと
の関係を示したものである。同図においては多重度ｎ＝
３の場合が例示されており、高速側の多重化信号ＭＵＸ
３は、３ビット（またはバイト）ごとにある生成多項式
によってスクランブルされているが、この場合の各ビッ
ト（またはバイト）のパターンは、低速側の対応するチ
ャンネルＣＨＩ〜ＣＨ３のパターンを高速化して多重し
たものであり、従って低速側のＰＮパターンは、高速側
の生成多項式によるＰＮパターンから、低速側のそれぞ
れの対応する部分のパターンを取り出して低速化したも
のとすればよい。

この場合のＰＮパターン発生器は第３図の実施例の場合
は、それぞれ１ビット（またはバイト）ずつ異なるｎ個
のパターンを初期値としてロードされ、１クロックによ
ってｎビット（またはバイト）一括してシフトして帰還
することによって、ｎ個のＥＸ−ＯＲ回路において排他
的論理和の演算に用いられる信号を発生する。

また第６図の実施例の場合のＰＮパターン発生器は、順
次１ビット（またはバイト）ずつ異なる初期値を与えら
れ１クロックでｎビット（またはバイト）シフトして帰
還するシフトレジスタからなる同一構成のｎ個のＰＮパ
ターン発生回路を用い、ｎ個のＥＸ−ＯＲ回路において
排他的論理和の演算に用いられる信号を発生する。

従うて本発明によれば、低速動作のスクランブル回路を
実現することができるとともに、多重度の異なる伝送路
間においてもトランスペアレントに伝送を行うことがで
き、また多重方式の変化に対し柔軟性を持つスクランブ
ル回路を構成することができるようになる。

〔実施例〕

第３図は本発明の一実施例の構成を示すブロック図であ
る。同図においては多重度ｎの場合を示し、１はｎ：１
のマルチプレクサ、２１〜２ｎは入力チャンネルＣＨＩ
〜ＣＨｎに対応して設けられたＥＸ−ＯＲ回路である。

５はＰＮパターン発生器であって、ＥＸ−ＯＲ回路２１
〜２ｎに対するＰＮパターンＰ、〜Ｐｎを発生するもの
である。

ＰＮパターン発生器５における初期値は、固定的に与え
られている。

また第４図はＰＮパターン発生器５の構成例を示す図で
あって、多重度ｎ＝３．生成多項式Ｘ７＋Ｘ３＋１の場
合を示し、３１〜３３はＥＸ−ＯＲ回路、４は７ビット
のシフトレジスタである。

さらに第５図は第３図、第４図において、多重度ｎ＝３
の場合の各部信号を示すタイムチャートである。

第２図に示されたように、多重度ｎ＝３の場合の低速側
の各チャンネルＣＨＩ〜ＣＨ３に対応するＰＮパターン
Ｐ、〜Ｐ３は、高速側のＰＮパターンＰから３ビットお
きに取ることによって得ることができる。そこで第４図
に示されるように、ＰＮパターン発注器を構成するシフ
トレジスタ４の上位３ビットのレジスタ１〜３から、チ
ャンネルＣＨＩ〜ＣＨ３に対応するＰＮパターンＰ１〜
Ｐ３を取り出す。

第４図において、（ａ）はレジスタ１〜３にそれぞれ信
号“Ａ”〜“Ｃ”がロードされた場合を示し、これによ
って第５図に示すようにレジスタ１〜３から、チャンネ
ルＣＨＩ〜ＣＨ３に対応する信号“Ａ”〜“Ｃ”が、低
速クロックに同期して取り出される。この信号はＥＸ−
ＯＲ回路３１〜３３において、それぞれレジスタ５〜７
における信号“Ｅ”〜“Ｇ”と排他的論理和の演算を行
われ、演算結果はそれぞれレジスタ５〜７に信号”Ｈ″
〜“Ｊ”としてロードされる。

次に第４図（ｂｌに示すように、レジスタ１〜７のデー
タをそ諸子εブト左シフトし、前と同様に上位３ビット
１〜３からチャンネルＣＨＩ〜ＣＨ３に対応するＰＮパ
ターンｐ、−ｗｐ＝を取り出す。

これによって信号“Ｄ″〜“Ｆ′″が出力される。

これらの信号はＥＸ−ＯＲ回回路３一〜３３おいて、そ
れぞれレジスタ５〜７における信号“Ｈ″〜“Ｊ”と排
他的論理和の演算を行われて、演算結果はそれぞれレジ
スタ５〜７に、信号“Ｋ”〜″Ｍ″としてロードされる
。

このような操作を繰り返すことによって、レジスタ１〜
３から発生するＰＮパターンＰ、〜Ｐ３は、ＥＸ−ＯＲ
回路２１〜２３においてチャンネルＣＨＩ〜ＣＨ３の低
速側の信号と排他的論理和の演算を行われ、マルチプレ
クサ１において高速側のクロックによって速度変換して
多重化されて、スクランブルされた多重化信号ＭＵＸ−
１２３を生じる。

第５図に示されるように、第３図の実施例によって発生
するスクランブルされた多重化信号ＭＵＸ−１２３は、
第８図（ａｌの回路において第９図に示す高速側ＰＮＮ
バター発生器の出力Ｐによって生じるスクランブルされ
た多重化信号ＭＵＸ３と同じであり、従って第３図に示
された実施例によって低速側におけるスクランブル処理
後多重化することによって、多重化後高遠側においてス
クランブル処理を行ったのと同等の信号を得ることが　
′できる。

第３図、第４図に示された実施例では、多重度に拘わら
ずスクランブル用ＰＮパターン発生器における生成多項
式を同一にすることができる。しかしながら多重度が変
った場合、１クロックでシフトするビット数が変化し、
従って回路構成を変えることが必要となる。

第６図は本発明の他の実施例の構成を示すブロック図で
ある。同図においては多重度ｎの場合を示し、１はｎ：
１のマルチプレクサ、２１〜２ｎは入力チャンネルＣＨ
Ｉ〜ＣＨｎに対応して設けられたＥＸ−ＯＲ回路である
。５はＰＮパターン発生器であって、同一構成のｎ個の
ＰＮパターン発生回路６．〜６ｎからなっている。

また第７図はＰＮパターン発生器５の構成例を示す図で
あって、多重度ｎ＝３．生成多項式Ｘ７＋Ｘ３＋１の場
合を示し、６１〜６３は同一構成のＰＮパターン発生回
路である。さらにＰＮパターン発生回路６１〜６３にお
いて３Ｉ〜３３はＥＸ−ＯＲ回路、４は７ビットのシフ
トレジスタである。

この場合も第２図に示されたように、多重度ｎ＝３のと
きの低速信号側の各チャンネルＣＨＩ〜ＣＨ３に対応す
るＰＮパターンｐ、−ｐ３は、高速側のＰＮパターンＰ
から３ビットおきに取ればよいので、各ＰＮパターン発
生回路６．〜６３は３ビットシフト構成とする。ＰＮパ
ターン発生回路６Ｉ〜６３には初期値として、順次１ビ
ットずつシフトした値例えば（１１１１１１１）　、　
　（１１１１１１０）　、　　（１１１１１００）がそ
れぞれロードされる。

ＰＮパターン発生回路６１では最初の１ビットの信号″
Ａ”が出力され、次に３ビットシフトした値“Ｄ″が出
力され、以後順に“Ｇ、　　Ｊ、　−”が出力されるの
で、出力ＰＮパターンＰ、＝“Ａ。

Ｄ、Ｇ、−−−”となる。

ＰＮパターン発生回路６２も同様に３ビットシフト構成
になっているが、ＰＮパターン発生回路６Ｉの初期値を
１ビットシフトしたものを初期値としているので、出カ
バターンはＰＮパターン発生回路６Ｉの出カバターンを
１ビットシフトしたものとなり、出力ＰＮパターンＰ２
−“Ｂ、Ｅ。

Ｈ９・・・”となる。

同様にＰＮパターン発生回路６３は、ＰＮパターン発生
回路６２の初期値を１ビットシフトしたものを初期値と
しているので、出カバターンはＰＮパターン発生回路６
２の出カバターンを１ビットシフトしたものとなり、出
力ＰＮパターンＰ３＝“Ｃ，Ｆ、１．・−・”となる。

ＥＸ−ＯＲ回路２１〜２ｎにおいては、入力チャンネル
ＣＨＩ〜ＣＨ３の信号に対し、それぞれＰＮパターンｐ
、−ｐ３と排他的論理和の演算を行い、マルチプレクサ
１において多重化することによって、高速側のクロック
によって速度変換して多重化したのちスクランブルした
場合と同じ多重化信号ＭＵＸ−１２３を生じる。

第６図、第７図に示された実施例では、多重度に拘わら
ずスクランブル用ＰＮパターン発生器における生成多項
式を同一にすることができる。

なお第３図および第６図の実施例においては、ＰＮパタ
ーン発生器５はビット多重方式に適用する場合に対応し
て１クロックでｎビットシフトする場合について説明し
たが、１クロックでｎバイトシフトする構成にすること
も可能であり、従って本発明のスクランブル回路はバイ
ト多重方式の場合にも適用することができる。

〔発明の効果〕

以上説明したように本発明によれば、低速動作のスクラ
ンブル回路を実現することができるとともに、多重度の
異なる伝送路間においてもトランスペアレントに伝送を
行うことができ、また多重方式が異なる場合の適用に対
しても柔軟性を持っている。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は高速側
のＰＮパターンと低速側のＰＮパターンとの関係を示す
図、 第３図は本発明の一実施例の構成を示すブロック図、 第４図は第３図の実施例におけるＰＮパターン発生器の
構成例を示す図、 第５図は第３図、第４図において、多重度ｎ＝３の場合
の各部信号を示すタイムチャート、第６図は本発明の他
の実施例の構成を示すブロック図、 第７図は第６図の実施例におけるＰＮパターン発生器の
構成例を示す図、 第８図は従来のスクランブル回路を示す図、第９図は高
速側においてスクランブルを行う場合のＰＮパターン発
生器を示す図、 第１０図は低速側においてスクランブルを行う場合の従
来のＰＮパターン発生器を示す図である。 ｌ−・−マルチプレクサ ２１〜２　ｎ、　　３．　３１〜３　ｎ−排他的論理和
（ＥＸ−ＯＲ）回路 ４・−シフトレジスタ ５−Ｐ　Ｎパターン発生器

Claims (3)

【特許請求の範囲】
1. （１）複数の低速信号を時分割多重して高速信号に変換
   する多重化方式において、 入力低速信号に対してそれぞれ特定パターンによって排
   他的論理和の演算を行うＥＸ−ＯＲ回路（２＿１、２＿
   ２、・・・、２ｎ）（ｎは多重度）と、 該各ＥＸ−ＯＲ回路（２＿１、２＿２、・・・、２ｎ）
   の出力を多重化して高速信号に変換するマルチプレクサ
   （１）と、 該マルチプレクサ（１）の出力高速信号がスクランブル
   されるべき所定ＰＮパターンを、多重化される各低速信
   号に対応して分割して低速化したそれぞれの特定パター
   ンを、前記各ＥＸ−ＯＲ回路（２＿１、２＿２、・・・
   、２ｎ）に対して発生するＰＮパターン発生器（５）と
   、 を具えてなることを特徴とするスクランブル回路。
2. （２）前記ＰＮパターン発生器（５）が、それぞれ１ビ
   ット（またはバイト）ずつ異なるｎ個のパターンを初期
   値としてロードされ、１クロックでｎビット（またはバ
   イト）一括してシフトして帰還するシフトレジスタから
   なることを特徴とする請求項第１項記載のスクランブル
   回路。
3. （３）前記ＰＮパターン発生器（５）が、順次１ビット
   （またはバイト）ずつ異なる初期値を与えられ１クロッ
   クでｎビット（またはバイト）シフトして帰還するシフ
   トレジスタからなる同一構成のｎ個のＰＮパターン発生
   回路から構成されることを特徴とする請求項第１項記載
   のスクランブル回路。