JP2930321B2 - マルチｄｓｐシステム - Google Patents
マルチｄｓｐシステムInfo
- Publication number
- JP2930321B2 JP2930321B2 JP10171189A JP10171189A JP2930321B2 JP 2930321 B2 JP2930321 B2 JP 2930321B2 JP 10171189 A JP10171189 A JP 10171189A JP 10171189 A JP10171189 A JP 10171189A JP 2930321 B2 JP2930321 B2 JP 2930321B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- dsp
- channel
- dsps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数チャネルのデジタル信号の処理を複数の
デジタル信号処理プロセッサ（DSP）で行なうマルチDSP
システムに関する。
デジタル信号処理プロセッサ（DSP）で行なうマルチDSP
システムに関する。
例えばデジタルオーディオ信号処理においては、左右
の２チャネルあるいはそれらの後チャネルを加えた４チ
ャネルといった複数チャネルの信号が時分割で処理が行
なわれる。この処理が高度化、複雑化して１個のDSPで
は１回のサンプリング周期内で処理を終えることができ
なくなった場合、複数個のDSPに処理を分割することが
行なわれる。
の２チャネルあるいはそれらの後チャネルを加えた４チ
ャネルといった複数チャネルの信号が時分割で処理が行
なわれる。この処理が高度化、複雑化して１個のDSPで
は１回のサンプリング周期内で処理を終えることができ
なくなった場合、複数個のDSPに処理を分割することが
行なわれる。
本発明は、この様な複数チャネルの信号を複数のDSP
で処理するマルチDSPシステムに言及する。
で処理するマルチDSPシステムに言及する。
〔従来の技術〕 第９図は各ｎビットの４チャネルのシリアルデータを
時分割で有する信号の一例を表わす図である。
時分割で有する信号の一例を表わす図である。
第（１）欄の信号“SYNC"はチャネルの切換を表わす
信号であり、Ｌレベルである期間に第１および第３チャ
ネルのデータが出現し、Ｈレベルである期間に第２およ
び第４チャネルのデータが出現する。第２欄の信号“SC
LK"はシリアル信号の各ビットの変わり目を表わしてお
り、“SYNC"がＬである期間には“SCLK"の立ち下がりか
ら立ち上がりまでの期間に第１チャネルのデータの各ビ
ットが順次出現し、立ち上がりから立ち下がりまでの期
間に第３チャネルのデータが順次出現する。“SYNC"が
Ｈレベルである期間も同様で、“SCLK"の立ち下がりお
よび立ち下がりに同期して第２および第４チャネルのデ
ータが交互に順次出現する。第（３）欄の信号“DATA"
はデータ信号であり、a0〜anで表わされる期間は第１チ
ャネルの各ビット、b0〜bnは第２チャネルの各ビット、
c0〜cnは第３チャネルの各ビット、d0〜dnは第４チャネ
ルの各ビットである。
信号であり、Ｌレベルである期間に第１および第３チャ
ネルのデータが出現し、Ｈレベルである期間に第２およ
び第４チャネルのデータが出現する。第２欄の信号“SC
LK"はシリアル信号の各ビットの変わり目を表わしてお
り、“SYNC"がＬである期間には“SCLK"の立ち下がりか
ら立ち上がりまでの期間に第１チャネルのデータの各ビ
ットが順次出現し、立ち上がりから立ち下がりまでの期
間に第３チャネルのデータが順次出現する。“SYNC"が
Ｈレベルである期間も同様で、“SCLK"の立ち下がりお
よび立ち下がりに同期して第２および第４チャネルのデ
ータが交互に順次出現する。第（３）欄の信号“DATA"
はデータ信号であり、a0〜anで表わされる期間は第１チ
ャネルの各ビット、b0〜bnは第２チャネルの各ビット、
c0〜cnは第３チャネルの各ビット、d0〜dnは第４チャネ
ルの各ビットである。
第10図は１個以上のDSPに処理を分割する場合に従来
とられている方式を表わす図である。各DSP202−１〜20
2−ｍには前述のSCLK130およびSYNC120が並列に供給さ
れて各DSPの同期がとられる。“DATA"については各DSP
に対して直列に接続される。したがって、まずDSP202−
１へ供給されて演算処理が施され、その出力がDSP202−
２へ供給され、その出力がDSP202−３へ供給されるとい
った様に順次演算処理が施される。DSP202−１〜202−
ｍの伝達関係をそれぞれH1（Ｚ）〜Hm（Ｚ）とすると、
全体の伝達関数Ｈ（Ｚ）は Ｈ（Ｚ）＝H1（Ｚ）・H2（Ｚ）……Hm（Ｚ） （１） で表わされる。
とられている方式を表わす図である。各DSP202−１〜20
2−ｍには前述のSCLK130およびSYNC120が並列に供給さ
れて各DSPの同期がとられる。“DATA"については各DSP
に対して直列に接続される。したがって、まずDSP202−
１へ供給されて演算処理が施され、その出力がDSP202−
２へ供給され、その出力がDSP202−３へ供給されるとい
った様に順次演算処理が施される。DSP202−１〜202−
ｍの伝達関係をそれぞれH1（Ｚ）〜Hm（Ｚ）とすると、
全体の伝達関数Ｈ（Ｚ）は Ｈ（Ｚ）＝H1（Ｚ）・H2（Ｚ）……Hm（Ｚ） （１） で表わされる。
この様な構成のマルチDSPシステムでは、各DSPを通過
する毎に１サンプリング周期づつ信号の遅れが生じ、ｍ
段ではサンプリング周期×ｍだけの時間の遅れが生じる
という問題がある。
する毎に１サンプリング周期づつ信号の遅れが生じ、ｍ
段ではサンプリング周期×ｍだけの時間の遅れが生じる
という問題がある。
また、（１）式の様に全体の伝達関数を個々のDSPの
伝達関数の積の形に展開しなければならず、仮にそれが
できたとしても複雑な形になり、そのために演算量が増
加してしまうという問題もある。
伝達関数の積の形に展開しなければならず、仮にそれが
できたとしても複雑な形になり、そのために演算量が増
加してしまうという問題もある。
したがって本発明の目的は、複数のDSPに分割した場
合の信号の遅れを最小限にとどめ、かつ全体の構成をよ
り簡潔にすることにある。
合の信号の遅れを最小限にとどめ、かつ全体の構成をよ
り簡潔にすることにある。
第１図は本発明に係るマルチDSPシステムの原理構成
ブロック図である。図において、本発明のマルチDSPシ
ステムは、時分割で複数チャネルのデータを有する少な
くとも１つの入力信号10が並列に接続された複数のDSP2
0であって、該DSP20のそれぞれが該複数チャネルのうち
の特定のチャネルの入力信号を対象として演算処理を行
ない、演算結果を該特定チャネルの出力タイミングで有
効信号として出力し、該特定チャネル以外の出力タイミ
ングでは無効信号として出力する複数のDSP20と、該複
数のDSP20の出力のすべてを入力し、各チャネルの出力
タイミングにおいて有効信号のみを選択して出力する信
号合成手段30とを具備することを特徴とするものであ
る。
ブロック図である。図において、本発明のマルチDSPシ
ステムは、時分割で複数チャネルのデータを有する少な
くとも１つの入力信号10が並列に接続された複数のDSP2
0であって、該DSP20のそれぞれが該複数チャネルのうち
の特定のチャネルの入力信号を対象として演算処理を行
ない、演算結果を該特定チャネルの出力タイミングで有
効信号として出力し、該特定チャネル以外の出力タイミ
ングでは無効信号として出力する複数のDSP20と、該複
数のDSP20の出力のすべてを入力し、各チャネルの出力
タイミングにおいて有効信号のみを選択して出力する信
号合成手段30とを具備することを特徴とするものであ
る。
この様に１つまたはそれ以上のチャネルを単位として
処理を分割してDSP20を並列に接続することで信号の遅
れは最小限になり、また、伝達関数を積の形に展開する
必要もなくなる。
処理を分割してDSP20を並列に接続することで信号の遅
れは最小限になり、また、伝達関数を積の形に展開する
必要もなくなる。
第２図は本発明に係るマルチDSPシステムの一実施例
を表わす図である。DSP200−１と200−２へは“DATA"10
0が並列に入力され、それらの出力も並列に接続されてD
SP204へ入力される。DSP200−1,200−２および204へは
第10図と同様“SYNC"120および“SCLK"130も入力され
る。
を表わす図である。DSP200−１と200−２へは“DATA"10
0が並列に入力され、それらの出力も並列に接続されてD
SP204へ入力される。DSP200−1,200−２および204へは
第10図と同様“SYNC"120および“SCLK"130も入力され
る。
DSP200−１は第９図で説明された入力信号のうち、チ
ャネル１およびチャネル２の信号の処理を受け持ち、DS
P200−２はチャネル３およびチャネル４の信号の処理を
受け持つ。DSP204は主として各チャネルの信号相互間の
演算を受け持つ。
ャネル１およびチャネル２の信号の処理を受け持ち、DS
P200−２はチャネル３およびチャネル４の信号の処理を
受け持つ。DSP204は主として各チャネルの信号相互間の
演算を受け持つ。
第３図は第２図のDSP200−１およびDSP200−２の動作
を説明するためのタイミングチャートである。第３図中
（１）〜（３）欄は第９図と同様である。（４）欄はDS
P200−１の出力を表わし（５）欄はDSP200−２の出力を
表わしている。（４）（５）欄中信号の幅のない部分は
出力がハイインピーダンスであることを示している。
（４）欄において、第１チャネルのデータであるa0〜an
と第２チャネルのデータであるb0〜bnの出力タイミング
において有効信号として演算結果が出力され、その他の
期間において出力は無効信号としてハイインピーダンス
の状態となる。（５）欄も同様で第３チャネルのc0〜cn
および第４チャネルのd0〜dnの出力タイミングにおいて
演算結果が出力され、その他の期間は出力がハイインピ
ーダンスの状態となっている。したがって、両者の出力
信号を第２図の様に並列に接続すると、両者の有効信号
どうしが干渉することなく、（３）欄の入力信号と同一
のタイミングで一周期遅れた出力信号となる。
を説明するためのタイミングチャートである。第３図中
（１）〜（３）欄は第９図と同様である。（４）欄はDS
P200−１の出力を表わし（５）欄はDSP200−２の出力を
表わしている。（４）（５）欄中信号の幅のない部分は
出力がハイインピーダンスであることを示している。
（４）欄において、第１チャネルのデータであるa0〜an
と第２チャネルのデータであるb0〜bnの出力タイミング
において有効信号として演算結果が出力され、その他の
期間において出力は無効信号としてハイインピーダンス
の状態となる。（５）欄も同様で第３チャネルのc0〜cn
および第４チャネルのd0〜dnの出力タイミングにおいて
演算結果が出力され、その他の期間は出力がハイインピ
ーダンスの状態となっている。したがって、両者の出力
信号を第２図の様に並列に接続すると、両者の有効信号
どうしが干渉することなく、（３）欄の入力信号と同一
のタイミングで一周期遅れた出力信号となる。
第４図は４個のDSP200−１〜200−４を使用して１チ
ャネル毎に１個のDSPを割り当てる例を表わしている。D
SP204の役割は第２図と同様である。
ャネル毎に１個のDSPを割り当てる例を表わしている。D
SP204の役割は第２図と同様である。
第５図は第４図の回路の動作を表わすタイミングチャ
ートである。同様に、（１）〜（３）欄は第９図と同様
である。（４）〜（７）欄はそれぞれDSP200−１〜200
−４の出力信号を表わしている。（４）欄において第１
チャネルのデータa0〜anの出力タイミングにおいて演算
結果が出力され、それ以外の期間にはハイインピーダン
スとなっている。第（５）〜（７）欄も同様であって、
それぞれb0〜bn,c0〜cnおよびd0〜dnの期間で有効なデ
ータが出力され、その他の期間にはハイインピーダンス
の状態になっている。
ートである。同様に、（１）〜（３）欄は第９図と同様
である。（４）〜（７）欄はそれぞれDSP200−１〜200
−４の出力信号を表わしている。（４）欄において第１
チャネルのデータa0〜anの出力タイミングにおいて演算
結果が出力され、それ以外の期間にはハイインピーダン
スとなっている。第（５）〜（７）欄も同様であって、
それぞれb0〜bn,c0〜cnおよびd0〜dnの期間で有効なデ
ータが出力され、その他の期間にはハイインピーダンス
の状態になっている。
第６図はDSPの構成は第２図と同じで無効信号として
Ｌレベルを出力する例を示している。この場合にはDSP2
00−１および200−２の出力はORゲート300に入力され、
その出力がDSP204に入力される。
Ｌレベルを出力する例を示している。この場合にはDSP2
00−１および200−２の出力はORゲート300に入力され、
その出力がDSP204に入力される。
第７図は第６図の回路の動作を説明するためのタイミ
ングチャートである。第３図と異なるところは第３図に
おいて出力がハイインピーダンスとなる期間に、第７図
ではＬレベルとなるところである。ORゲート300の出力
は第２図のDSP204の入力と全く同一になる。
ングチャートである。第３図と異なるところは第３図に
おいて出力がハイインピーダンスとなる期間に、第７図
ではＬレベルとなるところである。ORゲート300の出力
は第２図のDSP204の入力と全く同一になる。
第６図のORゲート300の替わりにANDゲートにすること
もできる。この場合にはDSP200−1,200−２は無効信号
としてＨレベルを出力するものとする。
もできる。この場合にはDSP200−1,200−２は無効信号
としてＨレベルを出力するものとする。
前述の様に各DSPの出力の合流点にORゲートまたはAND
ゲートを置く方式は第４図の回路にも容易に適用するこ
とができる。
ゲートを置く方式は第４図の回路にも容易に適用するこ
とができる。
これまでにはデジタル信号のシリアル入出力ラインが
それぞれ１本ずつである例を示したが、フローティング
データの入出力ラインとして各２本を有する場合があ
る。この場合における第６図の変形を第８図に示す。こ
れは単に第６図の回路と同じ形式の信号ラインが第６図
の回路に対して１ライン追加されただけである。したが
ってこれまでに述べてきた変形がすべて適用可能であ
る。
それぞれ１本ずつである例を示したが、フローティング
データの入出力ラインとして各２本を有する場合があ
る。この場合における第６図の変形を第８図に示す。こ
れは単に第６図の回路と同じ形式の信号ラインが第６図
の回路に対して１ライン追加されただけである。したが
ってこれまでに述べてきた変形がすべて適用可能であ
る。
以上述べてきたように本発明によれば、複数チャネル
のデータをリアルタイムで取り扱うマルチDSPシステム
において、信号の遅れを最小限にとどめると共に構成を
簡潔にすることができる。
のデータをリアルタイムで取り扱うマルチDSPシステム
において、信号の遅れを最小限にとどめると共に構成を
簡潔にすることができる。
第１図は本発明に係るマルチDSPシステムの原理構成を
表わす図、 第２図は本発明の第１の実施例を表わす図、 第３図は第２図の回路の動作を表わすタイミングチャー
ト、 第４図は本発明の第２の実施例を表わす図、 第５図は第４図の回路の動作を表わすタイミングチャー
ト、 第６図は本発明の第３の実施例を表わす図、 第７図は第６図の回路の動作を表わすタイミングチャー
ト、 第８図は本発明の第４の実施例を表わす図、 第９図は入力信号の形式を表わすタイミングチャート、 第10図は従来のマルチDSPシステムを表わす図。 図において、 10,100……入力信号、 20,200−１〜200−4,202,204……DSP。
表わす図、 第２図は本発明の第１の実施例を表わす図、 第３図は第２図の回路の動作を表わすタイミングチャー
ト、 第４図は本発明の第２の実施例を表わす図、 第５図は第４図の回路の動作を表わすタイミングチャー
ト、 第６図は本発明の第３の実施例を表わす図、 第７図は第６図の回路の動作を表わすタイミングチャー
ト、 第８図は本発明の第４の実施例を表わす図、 第９図は入力信号の形式を表わすタイミングチャート、 第10図は従来のマルチDSPシステムを表わす図。 図において、 10,100……入力信号、 20,200−１〜200−4,202,204……DSP。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−59408（ＪＰ，Ａ) 特開 昭57−55515（ＪＰ，Ａ) 特開 昭59−176860（ＪＰ，Ａ) 特開 昭61−121172（ＪＰ，Ａ) 特開 平１−155731（ＪＰ，Ａ) 富士通テン技報 Ｖｏｌ．５ Ｎｏ. １（４月1987）ｐ．37−51 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16
Claims (1)
- 【請求項１】時分割で複数チャネルのデータを有する少
なくとも１つの入力信号（10）が並列に接続された複数
のDSP（20）であって、該DSP（20）のそれぞれが該複数
チャネルのうちの特定のチャネルの入力信号を対象とし
て演算処理を行ない、演算結果を該特定チャネルの出力
タイミングで有効信号として出力し、該特定チャネル以
外の出力タイミングでは無効信号として出力する複数の
DSP（20）と、 該複数のDSP（20）の出力のすべてを入力し、各チャネ
ルの出力タイミングにおいて有効信号のみを選択する信
号合成手段（30）と、 該信号合成信号からの信号について主として各チャンネ
ルの信号相互間の演算処理を行う第２のDSP（204）とを
具備することを特徴とするマルチDSPシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10171189A JP2930321B2 (ja) | 1989-04-24 | 1989-04-24 | マルチｄｓｐシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10171189A JP2930321B2 (ja) | 1989-04-24 | 1989-04-24 | マルチｄｓｐシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281366A JPH02281366A (ja) | 1990-11-19 |
| JP2930321B2 true JP2930321B2 (ja) | 1999-08-03 |
Family
ID=14307890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10171189A Expired - Fee Related JP2930321B2 (ja) | 1989-04-24 | 1989-04-24 | マルチｄｓｐシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2930321B2 (ja) |
-
1989
- 1989-04-24 JP JP10171189A patent/JP2930321B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 富士通テン技報 Ｖｏｌ．５ Ｎｏ．１（４月１９８７）ｐ．３７−５１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02281366A (ja) | 1990-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01157138A (ja) | フレーム同期方式 | |
| TW347639B (en) | System and method for processing video data | |
| GB1517750A (en) | Reframing circuit for a time division multiplex system | |
| JP2930321B2 (ja) | マルチｄｓｐシステム | |
| JPH02278382A (ja) | 図形処理装置用の演算論理機構 | |
| US4841469A (en) | Matrix times matrix multiplier | |
| US6330338B1 (en) | Process and device for mixing digital audio signals | |
| JP2580641B2 (ja) | ブロック同期回路 | |
| US5450440A (en) | Monitor system for digital communication apparatus | |
| JP3038766B2 (ja) | スイッチング方式 | |
| ES2185403T3 (es) | Procedimiento de transmision numerica. | |
| KR0146255B1 (ko) | 확장부스 멀티플라이어 | |
| JPH0365723A (ja) | 並列乗算回路 | |
| JP2696876B2 (ja) | チャンネル切換装置 | |
| JPS61289425A (ja) | 乗算回路 | |
| KR0155718B1 (ko) | 동기 데이타 발생장치 | |
| JP3106525B2 (ja) | 加算方式及びその回路 | |
| SU1509879A1 (ru) | Устройство дл вычислени сумм произведений | |
| JPH03204719A (ja) | 加算装置 | |
| JPH01198843A (ja) | スクランブル回路 | |
| JPS60160720A (ja) | 半導体装置 | |
| JPS60140426A (ja) | キヤリ−回路 | |
| JPH0962488A (ja) | 演算同期回路 | |
| JPS63291156A (ja) | 計算機間の処理の同期方式 | |
| JPH0398336A (ja) | フレーム同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |