JPH0365723A - 並列乗算回路 - Google Patents
並列乗算回路Info
- Publication number
- JPH0365723A JPH0365723A JP20157789A JP20157789A JPH0365723A JP H0365723 A JPH0365723 A JP H0365723A JP 20157789 A JP20157789 A JP 20157789A JP 20157789 A JP20157789 A JP 20157789A JP H0365723 A JPH0365723 A JP H0365723A
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- multiplication circuit
- circuit
- parallel
- multiplicand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101100137857 Caenorhabditis elegans pas-4 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、論理回路において被乗数に対して２ビツト以
上の乗数を乗じる並列乗算回路に関する。
上の乗数を乗じる並列乗算回路に関する。
従来の技術
第２図は従来の代表的な乗算回路例を示す。Ｍビットの
被乗数Ａ （ａ １−１．・・・・・・ａｔ 、 ａｏ
）にＮビットの乗数Ｂ （ｂ Ｎ−１，・・・・・・
ｂ ＋ 、 ｂｏ ）を乗算して（Ｍ＋Ｎ）ビットの積
Ｐ （Ｐ Ｍ＋Ｎ−１、・・・・・・Ｐ＋ 、Ｐｏ
）を得る場合、従来は被乗数Ａに対して乗数Ｂの各ビッ
ト毎の論理積を求め、求まった論理積を乗数方向に対応
するビット位置で順次加算していくという手法がとられ
ている。部分積加算器（以下、ＰＡと略記する）４は被
乗数Ａの１ビツトと乗数Ｂの１ビツトとの論理積をとる
論理回路と論理積をひとつの入力に持つ全加算器（以下
、ＦＡと略記する）５とから成っており、代表的な構成
例を第３図に示す。ＦＡ５は論理積を求めるＡＮＤゲー
ト６の出力をひとつの入力とする全加算器である。
被乗数Ａ （ａ １−１．・・・・・・ａｔ 、 ａｏ
）にＮビットの乗数Ｂ （ｂ Ｎ−１，・・・・・・
ｂ ＋ 、 ｂｏ ）を乗算して（Ｍ＋Ｎ）ビットの積
Ｐ （Ｐ Ｍ＋Ｎ−１、・・・・・・Ｐ＋ 、Ｐｏ
）を得る場合、従来は被乗数Ａに対して乗数Ｂの各ビッ
ト毎の論理積を求め、求まった論理積を乗数方向に対応
するビット位置で順次加算していくという手法がとられ
ている。部分積加算器（以下、ＰＡと略記する）４は被
乗数Ａの１ビツトと乗数Ｂの１ビツトとの論理積をとる
論理回路と論理積をひとつの入力に持つ全加算器（以下
、ＦＡと略記する）５とから成っており、代表的な構成
例を第３図に示す。ＦＡ５は論理積を求めるＡＮＤゲー
ト６の出力をひとつの入力とする全加算器である。
ＦＡ４内のＦＡ５の残りの２つの各入力は部分積を順次
乗数方向に加算するために対応するビット位置に隣接す
る別のＦＡの２つの出力（キャリーＣＯ，及び和Ｓ）が
接続される構成となっている。
乗数方向に加算するために対応するビット位置に隣接す
る別のＦＡの２つの出力（キャリーＣＯ，及び和Ｓ）が
接続される構成となっている。
乗数方向に順次加算してきた結果の最後のキャリー及び
和出力は最終段でＦＡ５によって加算され、被乗数Ａと
乗数Ｂとの乗算結果Ｐが与えられる。
和出力は最終段でＦＡ５によって加算され、被乗数Ａと
乗数Ｂとの乗算結果Ｐが与えられる。
発明が解決しようとする課題
従来の回路では乗算結果を与える最終段の前記ＰＡ５に
入力される演算結果が得られるまでに、１ビット単位の
部分積を順次乗数方向に加算するため、通常、乗数ビッ
ト数Ｎと同数のＰＡをキャリー及び和が信号伝播する必
要があり、ビット数Ｎが大きくなると共に乗算回路の演
算に要する時間が増加するという欠点がある。本発明は
従来回路の持つ演算時間の欠点を解消するべくなされた
ものであり、高速並列乗算回路を提供する。
入力される演算結果が得られるまでに、１ビット単位の
部分積を順次乗数方向に加算するため、通常、乗数ビッ
ト数Ｎと同数のＰＡをキャリー及び和が信号伝播する必
要があり、ビット数Ｎが大きくなると共に乗算回路の演
算に要する時間が増加するという欠点がある。本発明は
従来回路の持つ演算時間の欠点を解消するべくなされた
ものであり、高速並列乗算回路を提供する。
課題を解決するための手段
本発明の乗算回路は、Ｎビットの乗数をＮｌＮ２＋・・
・・・・Ｎｅ （Ｎｌ ＋Ｎ２＋・・・・・・十Ｎ）
ビットの複数個（ｅ個）の乗数グループにビット分割し
、各乗数グループ毎に各々被乗数との乗算回路を持つこ
とにより、乗数方向にキャリー及び和が信号伝播する経
路をビット分割した位置で断ち、演算時間を短縮するも
のであり、各乗数グループ毎の複数の乗算回路の演算結
果を並列加算することにより本来のＮビット乗数の並列
乗算結果を得るものである。
・・・・Ｎｅ （Ｎｌ ＋Ｎ２＋・・・・・・十Ｎ）
ビットの複数個（ｅ個）の乗数グループにビット分割し
、各乗数グループ毎に各々被乗数との乗算回路を持つこ
とにより、乗数方向にキャリー及び和が信号伝播する経
路をビット分割した位置で断ち、演算時間を短縮するも
のであり、各乗数グループ毎の複数の乗算回路の演算結
果を並列加算することにより本来のＮビット乗数の並列
乗算結果を得るものである。
作用
従来回路では、部分積の加算におけるキャリー及び和信
号の伝播は前記ＰＡを乗数のビット数Ｎ回通過する必要
があったが、本発明では、乗数のビットを分割している
ため、部分積の加算でのキャリー及び和信号の伝播は分
割したビット数の中で最大のものにしかならず、例えば
、乗数Ｎビットを２分割した場合、キャリー及び和信号
の伝播時間は１／２になるものであり、乗算結果を得る
ためには、分割した乗数グループの演算結果を加算する
必要があるとしても、ビット数Ｎが大きいときは従来回
路の演算速度の欠点を解消するものである。
号の伝播は前記ＰＡを乗数のビット数Ｎ回通過する必要
があったが、本発明では、乗数のビットを分割している
ため、部分積の加算でのキャリー及び和信号の伝播は分
割したビット数の中で最大のものにしかならず、例えば
、乗数Ｎビットを２分割した場合、キャリー及び和信号
の伝播時間は１／２になるものであり、乗算結果を得る
ためには、分割した乗数グループの演算結果を加算する
必要があるとしても、ビット数Ｎが大きいときは従来回
路の演算速度の欠点を解消するものである。
実施例
第１図は本発明の乗数を２分割した場合の一実施例並列
乗算回路を示す要部回路図であり、被乗数Ａと、乗数グ
ループＢ、、Ｂ２とからなる乗数Ｂと、乗数グループＢ
１の乗算回路１と乗算グループＢ２の乗算回路２と、２
つの乗算回路の演算結果を加算する並列加算器３とから
成り、乗算回路１は前記第３図に示されたＰＡ４の集合
体、並列加算器３は同じ＜ＰＡ５の集合体から戒る。
乗算回路を示す要部回路図であり、被乗数Ａと、乗数グ
ループＢ、、Ｂ２とからなる乗数Ｂと、乗数グループＢ
１の乗算回路１と乗算グループＢ２の乗算回路２と、２
つの乗算回路の演算結果を加算する並列加算器３とから
成り、乗算回路１は前記第３図に示されたＰＡ４の集合
体、並列加算器３は同じ＜ＰＡ５の集合体から戒る。
乗数グループＢ＋の乗算回路１は、被乗数Ａと乗数グル
ープＢ１との乗算回路を形威し、演算結果は並列加算器
３に出力される。乗数グループＢ２の乗算回路２は、被
乗数Ａと乗数グループＢ２との乗算回路を形成し、演算
結果は並列加算器３に出力される。並列加算器３は２つ
の乗算グループの演算結果を加算し、本来のＮピット乗
数演算結果Ｐを出力する。
ープＢ１との乗算回路を形威し、演算結果は並列加算器
３に出力される。乗数グループＢ２の乗算回路２は、被
乗数Ａと乗数グループＢ２との乗算回路を形成し、演算
結果は並列加算器３に出力される。並列加算器３は２つ
の乗算グループの演算結果を加算し、本来のＮピット乗
数演算結果Ｐを出力する。
なお、第１図の並列乗算器１．２および並列加算器３は
回路の一実施例を示したものであり、本発明を限定する
回路ではない。
回路の一実施例を示したものであり、本発明を限定する
回路ではない。
発明の効果
第２図の従来回路例ではＰＡ５に入力されるキャリー及
び和信号は“Ｎ個のＰＡ４を通過するはが、本発明によ
る乗算回路では、並列加算器３に入力されるキャリー及
び和信号はｅをＮの１／２に選べばＮ／２個のＰＡ４を
通過するのみである。ひとつのＰＡを信号が通過する時
間は一定であり、並列加算器に入力されるまでの信号伝
播時間は本発明により１／２に短縮される。ビット分割
数を増やせば更に信号伝播時間は短縮される。
び和信号は“Ｎ個のＰＡ４を通過するはが、本発明によ
る乗算回路では、並列加算器３に入力されるキャリー及
び和信号はｅをＮの１／２に選べばＮ／２個のＰＡ４を
通過するのみである。ひとつのＰＡを信号が通過する時
間は一定であり、並列加算器に入力されるまでの信号伝
播時間は本発明により１／２に短縮される。ビット分割
数を増やせば更に信号伝播時間は短縮される。
本発明の回路では、並列加算器の構成に若干複雑さを伴
うが、乗数ビット数Ｎが大きいときに乗算時間の短縮の
効果が大である。
うが、乗数ビット数Ｎが大きいときに乗算時間の短縮の
効果が大である。
以上のように、本発明の並列回路は、高速の並列乗算回
路を実現できる。
路を実現できる。
第１図は本発明の一実施例並列乗算回を第２図は従来の
並列乗算回路図、第３図は前記乗算回路図における部分
積加算回路図である。 １・・・・・・乗数ブロックＢ＋ と被乗数Ａとの乗算
回路、２・・・・・・乗数ブロックＢ２と被乗数Ａとの
乗算回路、３・・・・・・並列加算回路、４・・・・・
・部分積加算器、５・・・・・・全加算器、６・・・・
・・ＡＮＤゲート。
並列乗算回路図、第３図は前記乗算回路図における部分
積加算回路図である。 １・・・・・・乗数ブロックＢ＋ と被乗数Ａとの乗算
回路、２・・・・・・乗数ブロックＢ２と被乗数Ａとの
乗算回路、３・・・・・・並列加算回路、４・・・・・
・部分積加算器、５・・・・・・全加算器、６・・・・
・・ＡＮＤゲート。
Claims (1)
- ２より大きいＮビットの乗数を２以上の複数の乗数ブロ
ックにビット分割し、ビット分割された各乗数ブロック
と複乗数との乗算をを行う複数の乗算回路と、前記乗算
回路の演算結果を入力とする並列加算回路とを持つ並列
乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20157789A JPH0365723A (ja) | 1989-08-03 | 1989-08-03 | 並列乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20157789A JPH0365723A (ja) | 1989-08-03 | 1989-08-03 | 並列乗算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0365723A true JPH0365723A (ja) | 1991-03-20 |
Family
ID=16443365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20157789A Pending JPH0365723A (ja) | 1989-08-03 | 1989-08-03 | 並列乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0365723A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04354020A (ja) * | 1991-05-31 | 1992-12-08 | Sanyo Electric Co Ltd | 乗算器 |
| JPH0635673A (ja) * | 1992-05-26 | 1994-02-10 | Samsung Electron Co Ltd | 乗算方法及び回路 |
| KR100573813B1 (ko) * | 2003-07-10 | 2006-04-28 | (주) 삼안산업 | 자동문비의 접이식 문틀 |
| JP2009041688A (ja) * | 2007-08-09 | 2009-02-26 | Asahi Sangyo:Kk | ガスケットロールの巻き崩れ防止構造 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59170940A (ja) * | 1983-03-18 | 1984-09-27 | Kokusai Syst Sangyo Kk | 読み出し専用固定記憶装置とこの記憶装置を使用した乗算方法 |
| JPS63240219A (ja) * | 1987-03-27 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 乗算剰余演算装置 |
| JPH01134527A (ja) * | 1987-11-19 | 1989-05-26 | Mitsubishi Electric Corp | 乗算器 |
| JPH0239234A (ja) * | 1988-07-28 | 1990-02-08 | Fujitsu Ltd | マイクロコンピュータ |
-
1989
- 1989-08-03 JP JP20157789A patent/JPH0365723A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59170940A (ja) * | 1983-03-18 | 1984-09-27 | Kokusai Syst Sangyo Kk | 読み出し専用固定記憶装置とこの記憶装置を使用した乗算方法 |
| JPS63240219A (ja) * | 1987-03-27 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 乗算剰余演算装置 |
| JPH01134527A (ja) * | 1987-11-19 | 1989-05-26 | Mitsubishi Electric Corp | 乗算器 |
| JPH0239234A (ja) * | 1988-07-28 | 1990-02-08 | Fujitsu Ltd | マイクロコンピュータ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04354020A (ja) * | 1991-05-31 | 1992-12-08 | Sanyo Electric Co Ltd | 乗算器 |
| JPH0635673A (ja) * | 1992-05-26 | 1994-02-10 | Samsung Electron Co Ltd | 乗算方法及び回路 |
| KR100573813B1 (ko) * | 2003-07-10 | 2006-04-28 | (주) 삼안산업 | 자동문비의 접이식 문틀 |
| JP2009041688A (ja) * | 2007-08-09 | 2009-02-26 | Asahi Sangyo:Kk | ガスケットロールの巻き崩れ防止構造 |
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