JPH0365723A - 並列乗算回路 - Google Patents

並列乗算回路

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JPH0365723A
JPH0365723A JP20157789A JP20157789A JPH0365723A JP H0365723 A JPH0365723 A JP H0365723A JP 20157789 A JP20157789 A JP 20157789A JP 20157789 A JP20157789 A JP 20157789A JP H0365723 A JPH0365723 A JP H0365723A
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JP
Japan
Prior art keywords
multiplier
multiplication circuit
circuit
parallel
multiplicand
Prior art date
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Pending
Application number
JP20157789A
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English (en)
Inventor
Hiroshi Marukawa
丸川 博史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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Publication of JPH0365723A publication Critical patent/JPH0365723A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、論理回路において被乗数に対して2ビツト以
上の乗数を乗じる並列乗算回路に関する。
従来の技術 第2図は従来の代表的な乗算回路例を示す。Mビットの
被乗数A (a 1−1.・・・・・・at 、 ao
 )にNビットの乗数B (b N−1,・・・・・・
b + 、 bo )を乗算して(M+N)ビットの積
P (P M+N−1、・・・・・・P+  、Po 
)を得る場合、従来は被乗数Aに対して乗数Bの各ビッ
ト毎の論理積を求め、求まった論理積を乗数方向に対応
するビット位置で順次加算していくという手法がとられ
ている。部分積加算器(以下、PAと略記する)4は被
乗数Aの1ビツトと乗数Bの1ビツトとの論理積をとる
論理回路と論理積をひとつの入力に持つ全加算器(以下
、FAと略記する)5とから成っており、代表的な構成
例を第3図に示す。FA5は論理積を求めるANDゲー
ト6の出力をひとつの入力とする全加算器である。
FA4内のFA5の残りの2つの各入力は部分積を順次
乗数方向に加算するために対応するビット位置に隣接す
る別のFAの2つの出力(キャリーCO,及び和S)が
接続される構成となっている。
乗数方向に順次加算してきた結果の最後のキャリー及び
和出力は最終段でFA5によって加算され、被乗数Aと
乗数Bとの乗算結果Pが与えられる。
発明が解決しようとする課題 従来の回路では乗算結果を与える最終段の前記PA5に
入力される演算結果が得られるまでに、1ビット単位の
部分積を順次乗数方向に加算するため、通常、乗数ビッ
ト数Nと同数のPAをキャリー及び和が信号伝播する必
要があり、ビット数Nが大きくなると共に乗算回路の演
算に要する時間が増加するという欠点がある。本発明は
従来回路の持つ演算時間の欠点を解消するべくなされた
ものであり、高速並列乗算回路を提供する。
課題を解決するための手段 本発明の乗算回路は、Nビットの乗数をNlN2+・・
・・・・Ne  (Nl +N2+・・・・・・十N)
ビットの複数個(e個)の乗数グループにビット分割し
、各乗数グループ毎に各々被乗数との乗算回路を持つこ
とにより、乗数方向にキャリー及び和が信号伝播する経
路をビット分割した位置で断ち、演算時間を短縮するも
のであり、各乗数グループ毎の複数の乗算回路の演算結
果を並列加算することにより本来のNビット乗数の並列
乗算結果を得るものである。
作用 従来回路では、部分積の加算におけるキャリー及び和信
号の伝播は前記PAを乗数のビット数N回通過する必要
があったが、本発明では、乗数のビットを分割している
ため、部分積の加算でのキャリー及び和信号の伝播は分
割したビット数の中で最大のものにしかならず、例えば
、乗数Nビットを2分割した場合、キャリー及び和信号
の伝播時間は1/2になるものであり、乗算結果を得る
ためには、分割した乗数グループの演算結果を加算する
必要があるとしても、ビット数Nが大きいときは従来回
路の演算速度の欠点を解消するものである。
実施例 第1図は本発明の乗数を2分割した場合の一実施例並列
乗算回路を示す要部回路図であり、被乗数Aと、乗数グ
ループB、、B2とからなる乗数Bと、乗数グループB
1の乗算回路1と乗算グループB2の乗算回路2と、2
つの乗算回路の演算結果を加算する並列加算器3とから
成り、乗算回路1は前記第3図に示されたPA4の集合
体、並列加算器3は同じ<PA5の集合体から戒る。
乗数グループB+の乗算回路1は、被乗数Aと乗数グル
ープB1との乗算回路を形威し、演算結果は並列加算器
3に出力される。乗数グループB2の乗算回路2は、被
乗数Aと乗数グループB2との乗算回路を形成し、演算
結果は並列加算器3に出力される。並列加算器3は2つ
の乗算グループの演算結果を加算し、本来のNピット乗
数演算結果Pを出力する。
なお、第1図の並列乗算器1.2および並列加算器3は
回路の一実施例を示したものであり、本発明を限定する
回路ではない。
発明の効果 第2図の従来回路例ではPA5に入力されるキャリー及
び和信号は“N個のPA4を通過するはが、本発明によ
る乗算回路では、並列加算器3に入力されるキャリー及
び和信号はeをNの1/2に選べばN/2個のPA4を
通過するのみである。ひとつのPAを信号が通過する時
間は一定であり、並列加算器に入力されるまでの信号伝
播時間は本発明により1/2に短縮される。ビット分割
数を増やせば更に信号伝播時間は短縮される。
本発明の回路では、並列加算器の構成に若干複雑さを伴
うが、乗数ビット数Nが大きいときに乗算時間の短縮の
効果が大である。
以上のように、本発明の並列回路は、高速の並列乗算回
路を実現できる。
【図面の簡単な説明】
第1図は本発明の一実施例並列乗算回を第2図は従来の
並列乗算回路図、第3図は前記乗算回路図における部分
積加算回路図である。 1・・・・・・乗数ブロックB+ と被乗数Aとの乗算
回路、2・・・・・・乗数ブロックB2と被乗数Aとの
乗算回路、3・・・・・・並列加算回路、4・・・・・
・部分積加算器、5・・・・・・全加算器、6・・・・
・・ANDゲート。

Claims (1)

    【特許請求の範囲】
  1. 2より大きいNビットの乗数を2以上の複数の乗数ブロ
    ックにビット分割し、ビット分割された各乗数ブロック
    と複乗数との乗算をを行う複数の乗算回路と、前記乗算
    回路の演算結果を入力とする並列加算回路とを持つ並列
    乗算回路。
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