JPH09181581A - 遅延回路 - Google Patents
遅延回路Info
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- JPH09181581A JPH09181581A JP7351609A JP35160995A JPH09181581A JP H09181581 A JPH09181581 A JP H09181581A JP 7351609 A JP7351609 A JP 7351609A JP 35160995 A JP35160995 A JP 35160995A JP H09181581 A JPH09181581 A JP H09181581A
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- delay
- variable
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- variable delay
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【課題】 同一信号に対して複数の可変遅延回路をもつ
ときの回路規模を小さくする。 【解決手段】 可変遅延回路ｆ1 は、それぞれ遅延量ｘ
のバッファゲートｉが直列に接続されたディレーａ及び
その入出力を選択するセレクタｅからなるｎ−１段の可
変遅延部を直列接続して構成する。各段のディレーａの
遅延素子数は、最終段から順に２i-1 （ｉは段数）個と
する。他の可変遅延回路ｆ2 〜ｆm は、可変遅延回路ｆ
1 の初段可変遅延部における最大遅延量をもつディレー
ａn1を共有し、そのディレーａn1の入出力を選択出力す
るセレクタｅn2〜ｅnmと、遅延素子ｉが直列に接続され
たディレーａ及びそのディレーａの入出力を選択出力す
るセレクタｅからなるｎ−２段の可変遅延部を直列接続
して構成する。各段のディレーａの遅延素子数は、最終
段から順に２i-1 （ｉは段数）個とする。
ときの回路規模を小さくする。 【解決手段】 可変遅延回路ｆ1 は、それぞれ遅延量ｘ
のバッファゲートｉが直列に接続されたディレーａ及び
その入出力を選択するセレクタｅからなるｎ−１段の可
変遅延部を直列接続して構成する。各段のディレーａの
遅延素子数は、最終段から順に２i-1 （ｉは段数）個と
する。他の可変遅延回路ｆ2 〜ｆm は、可変遅延回路ｆ
1 の初段可変遅延部における最大遅延量をもつディレー
ａn1を共有し、そのディレーａn1の入出力を選択出力す
るセレクタｅn2〜ｅnmと、遅延素子ｉが直列に接続され
たディレーａ及びそのディレーａの入出力を選択出力す
るセレクタｅからなるｎ−２段の可変遅延部を直列接続
して構成する。各段のディレーａの遅延素子数は、最終
段から順に２i-1 （ｉは段数）個とする。
Description
【０００１】
【発明の属する技術分野】この発明は、可変ステップｘ
で可変幅ｘ×２n の複数の可変遅延回路を並列に備え、
それぞれ１本の信号を入力して個々に任意の遅延量を与
える遅延回路に関する。
で可変幅ｘ×２n の複数の可変遅延回路を並列に備え、
それぞれ１本の信号を入力して個々に任意の遅延量を与
える遅延回路に関する。
【０００２】
【従来の技術】従来、この種の遅延回路にあっては、一
般に図４に示すように構成される。図４において、ｇ1
〜ｇm は可変遅延回路であり、いずれも１本の信号Ａを
並列に入力する。これらの可変遅延回路ｇ1 〜ｇm は互
いに同構成であって、それぞれ遅延量ｘ用ディレーａ11
〜ａ1m、遅延量ｘ×２1 用ディレーａ21〜ａ2m、遅延量
ｘ×２2 用ディレーａ31〜ａ3m、…、遅延量ｘ×２n-1
用ディレーａn1〜ａnmを備える。そして、各ディレー入
出力をセレクタ（ＳＥＬ）ｅ11〜ｅnmで任意に選択可能
とし、それぞれの選択出力を直列に送るようになってい
る。
般に図４に示すように構成される。図４において、ｇ1
〜ｇm は可変遅延回路であり、いずれも１本の信号Ａを
並列に入力する。これらの可変遅延回路ｇ1 〜ｇm は互
いに同構成であって、それぞれ遅延量ｘ用ディレーａ11
〜ａ1m、遅延量ｘ×２1 用ディレーａ21〜ａ2m、遅延量
ｘ×２2 用ディレーａ31〜ａ3m、…、遅延量ｘ×２n-1
用ディレーａn1〜ａnmを備える。そして、各ディレー入
出力をセレクタ（ＳＥＬ）ｅ11〜ｅnmで任意に選択可能
とし、それぞれの選択出力を直列に送るようになってい
る。
【０００３】すなわち、遅延量ｘ用ディレーａ11〜ａ1m
は入力信号を可変ステップｘだけ遅延させることがで
き、遅延量ｘ×２1 用ディレーａ21〜ａ2mは入力信号を
ｘ×２1 だけ遅延させることができ、遅延量ｘ×２2 用
ディレーａ31〜ａ3mは入力信号をｘ×２2 だけ遅延させ
ることができ、遅延量ｘ×２n-1 用ディレーａn1〜ａnm
は入力信号をｘ×２n-1 だけ遅延させることができる。
は入力信号を可変ステップｘだけ遅延させることがで
き、遅延量ｘ×２1 用ディレーａ21〜ａ2mは入力信号を
ｘ×２1 だけ遅延させることができ、遅延量ｘ×２2 用
ディレーａ31〜ａ3mは入力信号をｘ×２2 だけ遅延させ
ることができ、遅延量ｘ×２n-1 用ディレーａn1〜ａnm
は入力信号をｘ×２n-1 だけ遅延させることができる。
【０００４】可変遅延回路ｇ1 は、セレクタｅ11により
ｘ遅延、セレクタｅ21によりｘ×２1 遅延、セレクタｅ
31によりｘ×２2 遅延、…、セレクタｅn1によりｘ×２
n-1遅延を各々選択するかしないかを決定することで、
可変ステップｘで可変幅ｘ×２n の可変遅延回路を実現
している。可変遅延回路ｇ2 〜ｇm も各々可変遅延回路
ｇ1 と同等の回路を有しており、同等な可変ステップ、
可変幅で遅延量を決定することができる。
ｘ遅延、セレクタｅ21によりｘ×２1 遅延、セレクタｅ
31によりｘ×２2 遅延、…、セレクタｅn1によりｘ×２
n-1遅延を各々選択するかしないかを決定することで、
可変ステップｘで可変幅ｘ×２n の可変遅延回路を実現
している。可変遅延回路ｇ2 〜ｇm も各々可変遅延回路
ｇ1 と同等の回路を有しており、同等な可変ステップ、
可変幅で遅延量を決定することができる。
【０００５】このように、従来では、可変遅延回路ｇ1
〜ｇm に対して各ディレーの選択を各々制御することに
より、信号Ａから遅延量を各々変化させたｍ本の遅延信
号Ａ−１〜Ａ−ｍを生成している。
〜ｇm に対して各ディレーの選択を各々制御することに
より、信号Ａから遅延量を各々変化させたｍ本の遅延信
号Ａ−１〜Ａ−ｍを生成している。
【０００６】しかしながら、上記のような従来の回路構
成では、可変幅を増加するには、各可変遅延回路の回路
規模が大きくなってしまう。また、生成する遅延信号の
本数を増加するには、その本数倍もの可変遅延回路が必
要になり、回路規模の増大を免れ得ない。
成では、可変幅を増加するには、各可変遅延回路の回路
規模が大きくなってしまう。また、生成する遅延信号の
本数を増加するには、その本数倍もの可変遅延回路が必
要になり、回路規模の増大を免れ得ない。
【０００７】
【発明が解決しようとする課題】以上述べたように、従
来の遅延回路では、可変幅を増加するには、それに比例
して各可変遅延回路の回路規模が大きくしまい、生成す
る遅延信号の本数を増加するには、その本数倍もの可変
遅延回路が必要になり、やはり回路規模が増大してしま
う。
来の遅延回路では、可変幅を増加するには、それに比例
して各可変遅延回路の回路規模が大きくしまい、生成す
る遅延信号の本数を増加するには、その本数倍もの可変
遅延回路が必要になり、やはり回路規模が増大してしま
う。
【０００８】この発明は上記の問題を解決するためにな
されたもので、回路規模の増大を最小限に抑えつつ、可
変幅の増加、遅延信号の本数増加を実現する遅延回路を
提供することを目的とする。
されたもので、回路規模の増大を最小限に抑えつつ、可
変幅の増加、遅延信号の本数増加を実現する遅延回路を
提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、この発明は、可変ステップｘで可変幅ｘ×２n （ｎ
は０以上の整数）の複数の可変遅延回路ｆ1 〜ｆm を並
列に備え、それぞれ１本の信号Ａを入力して個々に任意
の遅延量を与える遅延回路において、前記複数の可変遅
延回路ｆ1 〜ｆm のうち一つの可変遅延回路ｆ1 の最大
遅延量を有する遅延量ｘ×２n-1 用ディレーａn1を他の
可変遅延回路ｆ2 〜ｆm が共有するようにした。
め、この発明は、可変ステップｘで可変幅ｘ×２n （ｎ
は０以上の整数）の複数の可変遅延回路ｆ1 〜ｆm を並
列に備え、それぞれ１本の信号Ａを入力して個々に任意
の遅延量を与える遅延回路において、前記複数の可変遅
延回路ｆ1 〜ｆm のうち一つの可変遅延回路ｆ1 の最大
遅延量を有する遅延量ｘ×２n-1 用ディレーａn1を他の
可変遅延回路ｆ2 〜ｆm が共有するようにした。
【００１０】具体的には、前記複数の可変遅延回路ｆ1
〜ｆm のうちの一つの可変遅延回路ｆ1 は、それぞれ同
一の遅延量ｘを有する遅延素子ｉが直列に接続されたデ
ィレーａ及びそのディレーａの入出力を選択出力するセ
レクタｅからなるｎ−１段の可変遅延部を直列接続して
構成され、各可変遅延部におけるディレーａの遅延素子
数を最終段から順に２i-1 （ｉは段数）個とし、他の可
変遅延回路ｆ2 〜ｆmは、前記一可変遅延回路ｆ1 の初
段可変遅延部におけるディレーａn1を共有し、そのディ
レーａn1の入出力を選択出力するセレクタｅn2〜ｅ
nmと、前記遅延素子ｉが直列に接続されたディレーａ及
びそのディレーａの入出力を選択出力するセレクタｅか
らなるｎ−２段の可変遅延部を直列接続して構成され、
各可変遅延部におけるディレーａの遅延素子数を最終段
から順に２i-1 （ｉは段数）個とするようにした。
〜ｆm のうちの一つの可変遅延回路ｆ1 は、それぞれ同
一の遅延量ｘを有する遅延素子ｉが直列に接続されたデ
ィレーａ及びそのディレーａの入出力を選択出力するセ
レクタｅからなるｎ−１段の可変遅延部を直列接続して
構成され、各可変遅延部におけるディレーａの遅延素子
数を最終段から順に２i-1 （ｉは段数）個とし、他の可
変遅延回路ｆ2 〜ｆmは、前記一可変遅延回路ｆ1 の初
段可変遅延部におけるディレーａn1を共有し、そのディ
レーａn1の入出力を選択出力するセレクタｅn2〜ｅ
nmと、前記遅延素子ｉが直列に接続されたディレーａ及
びそのディレーａの入出力を選択出力するセレクタｅか
らなるｎ−２段の可変遅延部を直列接続して構成され、
各可変遅延部におけるディレーａの遅延素子数を最終段
から順に２i-1 （ｉは段数）個とするようにした。
【００１１】前記遅延素子ｉとしては、バッファゲート
を利用できる。
を利用できる。
【００１２】上記構成では、可変遅延回路ｆ1 の初段に
設けられる遅延量ｘ×２n-1 用ディレーａn1は、可変遅
延回路ｆ1 のディレーａ11、ａ21、ａ31、…、ａn1全て
の約半分の回路規模を占めている。そこで、可変遅延回
路ｆ2 〜ｆm が可変遅延回路ｆ1 の遅延量ｘ×２n-1 用
ディレーａn1を共用する。これにより、他の可変遅延回
路ｆ2 〜ｆm のディレー部分の回路規模が従来の約１／
２倍になり、回路規模の増大を抑えることができる。
設けられる遅延量ｘ×２n-1 用ディレーａn1は、可変遅
延回路ｆ1 のディレーａ11、ａ21、ａ31、…、ａn1全て
の約半分の回路規模を占めている。そこで、可変遅延回
路ｆ2 〜ｆm が可変遅延回路ｆ1 の遅延量ｘ×２n-1 用
ディレーａn1を共用する。これにより、他の可変遅延回
路ｆ2 〜ｆm のディレー部分の回路規模が従来の約１／
２倍になり、回路規模の増大を抑えることができる。
【００１３】
【発明の実施の形態】以下、図１乃至図３を参照してこ
の発明の実施の形態を詳細に説明する。
の発明の実施の形態を詳細に説明する。
【００１４】図１はその一実施形態の構成を示すもの
で、ｆ1 〜ｆm は可変遅延回路である。可変遅延回路ｆ
1 には１本の信号Ａが供給される。この可変遅延回路ｆ
1 は、ディレーａ11〜ａn1と各ディレーａ11〜ａn1の入
出力を任意に選択可能なセレクタｅ11〜ｅn1を備え、各
セレクタｅ11〜ｅn1の選択出力を符号とは逆の順序で直
列に送るようになっている。
で、ｆ1 〜ｆm は可変遅延回路である。可変遅延回路ｆ
1 には１本の信号Ａが供給される。この可変遅延回路ｆ
1 は、ディレーａ11〜ａn1と各ディレーａ11〜ａn1の入
出力を任意に選択可能なセレクタｅ11〜ｅn1を備え、各
セレクタｅ11〜ｅn1の選択出力を符号とは逆の順序で直
列に送るようになっている。
【００１５】また、他の可変遅延回路ｆ2 〜ｆm にはい
ずれも可変遅延回路ｆ1 の初段のディレーａn1の入出力
信号が供給される。すなわち、可変遅延回路ｆ2 〜ｆm
は、いずれもディレーａn1を除き上記可変遅延回路ｆ1
と同構成であり、それぞれ遅延量ｘ用ディレーａ12〜ａ
1m、遅延量ｘ×２1 用ディレーａ22〜ａ2m、遅延量ｘ×
２2 用ディレーａ32〜ａ3m、…を備える。そして、各デ
ィレーａ12〜ａ3m、…及び可変遅延回路ｆ1 の初段ディ
レーａn1の入出力を任意に選択可能なセレクタ（ＳＥ
Ｌ）ｅ12〜ｅnmを備え、それぞれの選択出力を符号とは
逆の順序で直列に送るようになっている。
ずれも可変遅延回路ｆ1 の初段のディレーａn1の入出力
信号が供給される。すなわち、可変遅延回路ｆ2 〜ｆm
は、いずれもディレーａn1を除き上記可変遅延回路ｆ1
と同構成であり、それぞれ遅延量ｘ用ディレーａ12〜ａ
1m、遅延量ｘ×２1 用ディレーａ22〜ａ2m、遅延量ｘ×
２2 用ディレーａ32〜ａ3m、…を備える。そして、各デ
ィレーａ12〜ａ3m、…及び可変遅延回路ｆ1 の初段ディ
レーａn1の入出力を任意に選択可能なセレクタ（ＳＥ
Ｌ）ｅ12〜ｅnmを備え、それぞれの選択出力を符号とは
逆の順序で直列に送るようになっている。
【００１６】上記構成による可変遅延回路ｆ1 〜ｆm に
おいて、ディレーａn1は遅延量ｘ×２n-1 、ａ31〜ａ3m
は遅延量ｘ×２2 、ａ21〜ａ2mは遅延量ｘ×２1 、ａ11
〜ａ1mは遅延量ｘとなっている。
おいて、ディレーａn1は遅延量ｘ×２n-1 、ａ31〜ａ3m
は遅延量ｘ×２2 、ａ21〜ａ2mは遅延量ｘ×２1 、ａ11
〜ａ1mは遅延量ｘとなっている。
【００１７】遅延量ｘ×２n-1 用ディレーａn1は入力信
号をｘ×２n-1 だけ遅延させることができ、遅延量ｘ×
２2 用ディレーａ31〜ａ3mはｘ×２2 だけ遅延させるこ
とができ、遅延量ｘ×２1 用ディレーａ21〜ａ2mはｘ×
２1 だけ遅延させることができ、遅延量ｘ用ディレーａ
11〜ａ1mはｘだけ遅延させることができる。
号をｘ×２n-1 だけ遅延させることができ、遅延量ｘ×
２2 用ディレーａ31〜ａ3mはｘ×２2 だけ遅延させるこ
とができ、遅延量ｘ×２1 用ディレーａ21〜ａ2mはｘ×
２1 だけ遅延させることができ、遅延量ｘ用ディレーａ
11〜ａ1mはｘだけ遅延させることができる。
【００１８】可変遅延回路ｆ1 はセレクタｅn1によりｘ
×２n-1 の遅延、同様にセレクタｅ31によりｘ×２2 の
遅延、セレクタｅ21によりｘ×２1 の遅延、セレクタｅ
11によりｘの遅延を各々選択するかしないかを決めるこ
とにより、可変ステップｘで可変幅ｘ×２n の回路を実
現している。
×２n-1 の遅延、同様にセレクタｅ31によりｘ×２2 の
遅延、セレクタｅ21によりｘ×２1 の遅延、セレクタｅ
11によりｘの遅延を各々選択するかしないかを決めるこ
とにより、可変ステップｘで可変幅ｘ×２n の回路を実
現している。
【００１９】可変遅延回路ｆ2 は、可変遅延回路ｆ1 の
遅延量ｘ×２n-1 用ディレーａn1を共用して、セレクタ
ｅn2によりｘ×２n-1 の遅延を選択するかしないかを決
め、セレクタｅ32によりｘ×２2 の遅延、セレクタｅ22
によりｘ×２1 の遅延、セレクタｅ12によりｘの遅延を
各々選択するかしないかを決めることにより、可変遅延
回路ｆ1 と同等の可変ステップと可変幅をもつ回路を実
現している。
遅延量ｘ×２n-1 用ディレーａn1を共用して、セレクタ
ｅn2によりｘ×２n-1 の遅延を選択するかしないかを決
め、セレクタｅ32によりｘ×２2 の遅延、セレクタｅ22
によりｘ×２1 の遅延、セレクタｅ12によりｘの遅延を
各々選択するかしないかを決めることにより、可変遅延
回路ｆ1 と同等の可変ステップと可変幅をもつ回路を実
現している。
【００２０】また、可変遅延回路ｆ3 〜ｆm について
も、可変遅延回路ｆ2 と同様に可変遅延回路ｆ1 の遅延
量ｘ×２n-1 用ディレーａn1を共用させ、可変遅延回路
ｆ1 と同等の可変ステップと可変幅をもつ可変遅延回路
を実現している。
も、可変遅延回路ｆ2 と同様に可変遅延回路ｆ1 の遅延
量ｘ×２n-1 用ディレーａn1を共用させ、可変遅延回路
ｆ1 と同等の可変ステップと可変幅をもつ可変遅延回路
を実現している。
【００２１】上記構成による遅延回路によれば、可変遅
延回路ｆ1 〜ｆm の各セレクタｅ11〜ｅnmを各々選択制
御することにより、信号Ａから遅延量を各々変化させた
ｍ本の遅延信号Ａ−１〜Ａ−ｍを生成することができ
る。
延回路ｆ1 〜ｆm の各セレクタｅ11〜ｅnmを各々選択制
御することにより、信号Ａから遅延量を各々変化させた
ｍ本の遅延信号Ａ−１〜Ａ−ｍを生成することができ
る。
【００２２】この場合、可変遅延回路ｆ1 の遅延量ｘ×
２n-1 用ディレーａn1は、可変遅延回路ｆ1 のディレー
ａ11、ａ21、ａ31、…、ａn1全ての約半分の回路規模を
占めている。したがって、可変遅延回路ｆ2 〜ｆm が可
変遅延回路ｆ1 の遅延量ｘ×２n-1 用ディレーａn1を共
用することにより、可変遅延回路ｆ2 〜ｆm のディレー
部分の回路規模は従来の約１／２倍になり、小型化、低
消費電力化、低コスト化の効果が得られる。
２n-1 用ディレーａn1は、可変遅延回路ｆ1 のディレー
ａ11、ａ21、ａ31、…、ａn1全ての約半分の回路規模を
占めている。したがって、可変遅延回路ｆ2 〜ｆm が可
変遅延回路ｆ1 の遅延量ｘ×２n-1 用ディレーａn1を共
用することにより、可変遅延回路ｆ2 〜ｆm のディレー
部分の回路規模は従来の約１／２倍になり、小型化、低
消費電力化、低コスト化の効果が得られる。
【００２３】
【実施例】図２は図１に示した遅延回路の実施例を示す
もので、ｎ，ｍがそれぞれｎ＝６、ｍ＝３の場合の構成
を示している。各可変遅延回路ｆ1 〜ｆm の初段のディ
レーａn1は遅延量ｘ＝ 100psのバッファゲートｉを32個
直列に接続して構成され、次段のディレーａ51〜ａ53は
同バッファゲートｉを16個直列に接続して構成され、次
段のディレーａ41〜ａ43は同バッファゲートｉを８個直
列に接続して構成され、次段のディレーａ31〜ａ33は同
バッファゲートｉを４個直列に接続して構成され、次段
のディレーａ21〜ａ23は同バッファゲートｉを２個直列
に接続して構成され、次段のディレーａ11〜ａ13は同バ
ッファゲートｉを１個のみで構成されている。
もので、ｎ，ｍがそれぞれｎ＝６、ｍ＝３の場合の構成
を示している。各可変遅延回路ｆ1 〜ｆm の初段のディ
レーａn1は遅延量ｘ＝ 100psのバッファゲートｉを32個
直列に接続して構成され、次段のディレーａ51〜ａ53は
同バッファゲートｉを16個直列に接続して構成され、次
段のディレーａ41〜ａ43は同バッファゲートｉを８個直
列に接続して構成され、次段のディレーａ31〜ａ33は同
バッファゲートｉを４個直列に接続して構成され、次段
のディレーａ21〜ａ23は同バッファゲートｉを２個直列
に接続して構成され、次段のディレーａ11〜ａ13は同バ
ッファゲートｉを１個のみで構成されている。
【００２４】バッファゲートｉの遅延量は 100psである
から、各段の遅延量は順に 3.2ns、1.6ns、 0.8ns、 0.
4ns、 0.2ns、 0.1nsとなる。
から、各段の遅延量は順に 3.2ns、1.6ns、 0.8ns、 0.
4ns、 0.2ns、 0.1nsとなる。
【００２５】上記回路構成では、可変遅延回路ｆ1 は、
セレクタｅ61により 3.2ns、セレクタｅ51により 1.6n
s、セレクタｅ41により 0.8ns、セレクタｅ31により 0.
4ns、セレクタｅ21により0.2ns、セレクタｅ11により0.
1nsの遅延をそれぞれ信号Ｓ11、Ｓ21、Ｓ31、…、Ｓ61
により選択制御することができる。これにより、図３に
示すように、可変ステップ 100ps、可変幅 6.3nsの可変
遅延を実現している。
セレクタｅ61により 3.2ns、セレクタｅ51により 1.6n
s、セレクタｅ41により 0.8ns、セレクタｅ31により 0.
4ns、セレクタｅ21により0.2ns、セレクタｅ11により0.
1nsの遅延をそれぞれ信号Ｓ11、Ｓ21、Ｓ31、…、Ｓ61
により選択制御することができる。これにより、図３に
示すように、可変ステップ 100ps、可変幅 6.3nsの可変
遅延を実現している。
【００２６】可変遅延回路ｆ2 、ｆ3 は、それぞれ可変
遅延回路ｆ1 の遅延量3. 2ns用ディレーｂ61を共用して
いる。
遅延回路ｆ1 の遅延量3. 2ns用ディレーｂ61を共用して
いる。
【００２７】すなわち、可変遅延回路ｆ2 は、セレクタ
ｅ62により 3.2ns、セレクタｅ52により 1.6ns、セレク
タｅ42により 0.8ns、セレクタｅ32により 0.4ns、セレ
クタｅ22により 0.2ns、セレクタｅ12により 0.1nsの遅
延をそれぞれ信号Ｓ12、Ｓ22、Ｓ32、…、Ｓ62により選
択制御することができる。これにより、可変遅延回路ｆ
1 と同じく、可変ステップ 100ps、可変幅 6.3nsの可変
遅延を実現している。
ｅ62により 3.2ns、セレクタｅ52により 1.6ns、セレク
タｅ42により 0.8ns、セレクタｅ32により 0.4ns、セレ
クタｅ22により 0.2ns、セレクタｅ12により 0.1nsの遅
延をそれぞれ信号Ｓ12、Ｓ22、Ｓ32、…、Ｓ62により選
択制御することができる。これにより、可変遅延回路ｆ
1 と同じく、可変ステップ 100ps、可変幅 6.3nsの可変
遅延を実現している。
【００２８】可変遅延回路ｆ3 も同様に、セレクタｅ63
により 3.2ns、セレクタｅ53により1.6ns、セレクタｅ
43により 0.8ns、セレクタｅ33により 0.4ns、セレクタ
ｅ23により 0.2ns、セレクタｅ13により 0.1nsの遅延を
それぞれ信号Ｓ13、Ｓ23、Ｓ33、…、Ｓ63により選択制
御することができる。これにより、可変遅延回路ｆ1と
同じく、可変ステップ 100ps、可変幅 6.3nsの可変遅延
を実現している。
により 3.2ns、セレクタｅ53により1.6ns、セレクタｅ
43により 0.8ns、セレクタｅ33により 0.4ns、セレクタ
ｅ23により 0.2ns、セレクタｅ13により 0.1nsの遅延を
それぞれ信号Ｓ13、Ｓ23、Ｓ33、…、Ｓ63により選択制
御することができる。これにより、可変遅延回路ｆ1と
同じく、可変ステップ 100ps、可変幅 6.3nsの可変遅延
を実現している。
【００２９】上記実施例によれば、可変遅延回路ｆ1 の
遅延量 100ps×２5 用ディレーａ61は、実施例からもわ
かる様に、可変遅延回路ｆ1 のディレーａ11、ａ21、ａ
31、…、ａ61全ての約半分の回路規模を占めている。可
変遅延回路ｆ2 〜ｆm が可変遅延回路ｆ1 の遅延量 100
ps×２5 用ディレーａ61を共用しているので、可変遅延
回路ｆ2 〜ｆm のディレー部分の回路規模を従来の約１
／２倍とすることができ、小型化、低消費電力化、低コ
スト化の効果が得られる。
遅延量 100ps×２5 用ディレーａ61は、実施例からもわ
かる様に、可変遅延回路ｆ1 のディレーａ11、ａ21、ａ
31、…、ａ61全ての約半分の回路規模を占めている。可
変遅延回路ｆ2 〜ｆm が可変遅延回路ｆ1 の遅延量 100
ps×２5 用ディレーａ61を共用しているので、可変遅延
回路ｆ2 〜ｆm のディレー部分の回路規模を従来の約１
／２倍とすることができ、小型化、低消費電力化、低コ
スト化の効果が得られる。
【００３０】
【発明の効果】この発明によれば、可変遅延回路ｆ1 の
遅延量ｘ×２n-1 用ディレーａn1は、実施例からもわか
る様に、可変遅延回路ｆ1 のディレーａ11, ａ21, ａ31
・・・ａn1全ての約半分の回路規模をしめており、可変
遅延回路ｆ2 〜ｆm が可変遅延回路ｆ1 の遅延量ｘ×２
n-1 用ディレーａn1を共用させることにより、可変遅延
回路ｆ2 〜ｆm のディレー部分の回路規模は従来の約１
／２倍になり、小型化、低消費電力化、低コスト化の効
果が得られる。
遅延量ｘ×２n-1 用ディレーａn1は、実施例からもわか
る様に、可変遅延回路ｆ1 のディレーａ11, ａ21, ａ31
・・・ａn1全ての約半分の回路規模をしめており、可変
遅延回路ｆ2 〜ｆm が可変遅延回路ｆ1 の遅延量ｘ×２
n-1 用ディレーａn1を共用させることにより、可変遅延
回路ｆ2 〜ｆm のディレー部分の回路規模は従来の約１
／２倍になり、小型化、低消費電力化、低コスト化の効
果が得られる。
【図１】この発明による遅延回路の実施の形態を示すブ
ロック回路図である。
ロック回路図である。
【図２】同実施形態の実施例を示すブロック回路図であ
る。
る。
【図３】同実施例の各可変遅延回路における可変ステッ
プ、可変幅を示す図である。
プ、可変幅を示す図である。
【図４】従来の遅延回路の構成を示すブロック回路図で
ある。
ある。
ａ11〜ａ1m 遅延量ｘ用ディレー ａ21〜ａ2m 遅延量ｘ×２1 用ディレー ａ31〜ａ3m 遅延量ｘ×２2 用ディレー ａn1〜ａnm 遅延量ｘ×２n-1 用ディレー ｅ11〜ｅnm セレクタ ｆ1 〜ｆm 可変遅延回路 ｇ1 〜ｇm 可変遅延回路 ｉ バッファゲート ｅ11〜ｅ63 セレクタ ａ11〜ａ13 遅延量０. １nsディレー ａ21〜ａ23 遅延量０. ２nsディレー ａ31〜ａ33 遅延量０. ４nsディレー ａ41〜ａ43 遅延量０. ８nsディレー ａ51〜ａ53 遅延量１. ６nsディレー ａ61 遅延量３. ２nsディレー
Claims (3)
- 【請求項１】 可変ステップｘで可変幅ｘ×２n （ｎは
０以上の整数）の複数の可変遅延回路(f1 〜 fm ) を並
列に備え、それぞれ１本の信号(A）を入力して個々に任
意の遅延量を与える遅延回路において、 前記複数の可変遅延回路(f1 〜 fm ) のうち一つの可変
遅延回路(f1 ) の最大遅延量を有する遅延量ｘ×２n-1
用ディレー(an1) を他の可変遅延回路(f2 〜 fm ) が共
有するようにしたことを特徴とする遅延回路。 - 【請求項２】 前記複数の可変遅延回路(f1 〜 fm ) の
うちの一つの可変遅延回路(f1 ) は、それぞれ同一の遅
延量ｘを有する遅延素子(i) が直列に接続されたディレ
ー(a) 及びそのディレー(a) の入出力を選択出力するセ
レクタ(e) からなるｎ−１段の可変遅延部を直列接続し
て構成され、各可変遅延部におけるディレー(a) の遅延
素子数を最終段から順に２i-1 （ｉは段数）個とし、 他の可変遅延回路(f2 〜 fm ) は、前記一可変遅延回路
(f1 ) の初段可変遅延部におけるディレー(an1) を共有
し、そのディレー(an1) の入出力を選択出力するセレク
タ(en2〜 enm) と、前記遅延素子(i) が直列に接続され
たディレー(a)及びそのディレー(a) の入出力を選択出
力するセレクタ(e) からなるｎ−２段の可変遅延部を直
列接続して構成され、各可変遅延部におけるディレー
(a) の遅延素子数を最終段から順に２i-1 （ｉは段数）
個とするようにしたことを特徴とする請求項１記載の遅
延回路。 - 【請求項３】 前記遅延素子(i) にバッファゲートを用
いることを特徴とする請求項２記載の遅延回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7351609A JPH09181581A (ja) | 1995-12-26 | 1995-12-26 | 遅延回路 |
| KR1019960061708A KR970055536A (ko) | 1995-12-22 | 1996-12-04 | 3v cmos공정에 있어서의 5v 드라이버 |
| US08/769,726 US5923199A (en) | 1995-12-26 | 1996-12-18 | Delay circuit for giving delays of variable width |
| KR1019960072418A KR100264641B1 (ko) | 1995-12-26 | 1996-12-26 | 지연회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7351609A JPH09181581A (ja) | 1995-12-26 | 1995-12-26 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181581A true JPH09181581A (ja) | 1997-07-11 |
Family
ID=18418432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7351609A Pending JPH09181581A (ja) | 1995-12-22 | 1995-12-26 | 遅延回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5923199A (ja) |
| JP (1) | JPH09181581A (ja) |
| KR (1) | KR100264641B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW298686B (ja) | 1995-04-25 | 1997-02-21 | Hitachi Ltd | |
| US6493305B1 (en) * | 1998-03-26 | 2002-12-10 | Sanyo Electric Co., Ltd. | Pulse width control circuit |
| JP3338363B2 (ja) * | 1998-03-30 | 2002-10-28 | 三洋電機株式会社 | パルス遅延回路及びパルス制御回路 |
| US6229336B1 (en) | 1998-05-21 | 2001-05-08 | Lattice Semiconductor Corporation | Programmable integrated circuit device with slew control and skew control |
| US6255847B1 (en) | 1998-05-21 | 2001-07-03 | Lattice Semiconductor Corporation | Programmable logic device |
| US7233185B2 (en) * | 2003-10-10 | 2007-06-19 | Atmel Corporation | Vernier circuit for fine control of sample time |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69130043T2 (de) * | 1990-09-18 | 1999-04-15 | Fujitsu Ltd., Kawasaki, Kanagawa | Elektronische Anordnung mit einem Bezugsverzögerungsgenerator |
| JP2731875B2 (ja) * | 1991-07-31 | 1998-03-25 | 株式会社アドバンテスト | 可変遅延回路 |
| JPH0645889A (ja) * | 1992-07-27 | 1994-02-18 | Advantest Corp | 可変遅延回路 |
| JP3135748B2 (ja) * | 1993-06-21 | 2001-02-19 | 株式会社東芝 | 表示データ駆動用集積回路 |
-
1995
- 1995-12-26 JP JP7351609A patent/JPH09181581A/ja active Pending
-
1996
- 1996-12-18 US US08/769,726 patent/US5923199A/en not_active Expired - Fee Related
- 1996-12-26 KR KR1019960072418A patent/KR100264641B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5923199A (en) | 1999-07-13 |
| KR970055454A (ko) | 1997-07-31 |
| KR100264641B1 (ko) | 2000-09-01 |
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