JPH0798616A - クロック信号分配回路 - Google Patents

クロック信号分配回路

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JPH0798616A
JPH0798616A JP5237079A JP23707993A JPH0798616A JP H0798616 A JPH0798616 A JP H0798616A JP 5237079 A JP5237079 A JP 5237079A JP 23707993 A JP23707993 A JP 23707993A JP H0798616 A JPH0798616 A JP H0798616A
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    • G06F1/10—Distribution of clock signals, e.g. skew

Abstract

(57)【要約】 【目的】 クロックスキューが小さく、立ち上がりと立
ち下がり特性が急峻で、高周波数クロック信号を分配可
能なクロック信号分配回路を提供する。 【構成】 木構造のクロック分配回路において、各階層
の分岐部に必要となるバッファとして複数段のインバー
タを用い、さらにバッファの各段または数段に１段の割
合で出力端ショートを複数階層において行う。バッファ
の入力段のインバータを出力段のインバータに比べ小さ
くすることが可能となり、バッファの入力容量の低減化
により、信号波形の急峻化が実現できる。微細化やクロ
ック信号線の長配線化により配線抵抗が増大したときに
も駆動すべき容量が減るため有効である。ショートによ
る２つの信号位相差の打ち消しは、元の差が小さいほど
有効に働く。バッファ出力端ショートを複数階層におい
て行うことにより、打ち消し効果が大きく低スキュー化
が可能となる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高周波数クロック信号を
分配可能なクロック信号分配回路に関するものである。
【０００２】
【従来の技術】従来、高周波数クロック信号を分配する
ために、低スキュー化と大駆動能力化が図られ、分配方
式としては負荷の均等化による低スキュー化とバッファ
の階層化による大駆動能力化が可能なＨ−Ｔｒｅｅに代
表される木構造駆動方式（例えば、”ＩＥＥＥ １９９
２ ＣＵＳＴＯＭ ＩＮＴＥＲＧＲＡＴＥＤ ＣＩＲＣ
ＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ，２８．３．１〜２
８．３．４”に記載）と、低抵抗クロック幹線配線設計
による配線遅延時間の低減による低スキュー化と巨大ド
ライバによる大駆動能力化を実現可能な大ドライバ一括
駆動方式（例えば、”ＩＥＥＥ １９９２ ＩＮＴＥＲ
ＮＡＴＩＯＮＡＬ ＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵ
ＩＴＳ ＣＯＮＦＥＲＥＮＣＥ，ＴＡ ６．２，ｐｐ．
１０６−１０７”）が知られている。木構造駆動方式の
バッファには構成が単純で駆動能力の大きなインバータ
が利用され、駆動能力を稼ぐには、インバータサイズの
大型化や木構造における分岐数の削減が行われ、大ドラ
イバ一括駆動方式のドライバには複数インバータの階層
構造が利用される。
【０００３】また、木構造駆動方式の低スキュー化の１
手法として、分配回路の最終段のバッファ出力端子をシ
ョートすることも知られている（特開平４−３７３１６
０号公報）。
【０００４】
【発明が解決しようとする課題】しかしながら従来のク
ロック信号分配回路には以下のような欠点があった。大
ドライバ一括駆動方式ではドライバから各レジスタまで
の距離の差が存在し、原理的にスキュー０は実現できな
い。また、木構造駆動方式では各段のバッファ負荷の完
全な均等設計により理論上はスキュー０を実現可能であ
るが、クロック信号配線設計における種々の制約（面積
や設計期間等）およびプロセスばらつきによるクロック
信号線の寄生成分やバッファ駆動能力のばらつきによ
り、実際には、スキュー０の実現は困難である。そし
て、木構造駆動方式における分配回路最終段でのバッフ
ァ出力端のショートによる発生スキューの打ち消しによ
る低スキュー化は、最終段までに生じたスキューが大き
いほど、ショート用配線の寄生成分によって、スキュー
を打ち消す効果が小さくなる上、クロックの半周期にお
よぶ大きなスキューが生じた場合、信号波形を破壊して
しまうため、クロック周波数が上昇したときの、より一
層必要とされる低スキュー化を実現するのは困難であ
る。
【０００５】また、微細化技術の進展やクロック信号線
の長配線化は配線抵抗を増大させ，高周波数クロック信
号を分配するために必要な立ち上がり立ち下がり特性の
急峻さを悪化させ、木構造のバッファである単体インバ
ータのサイズの大型化による駆動能力の増大を図って
も、その効果は頭打ちし、微細化にともなう配線抵抗の
増加はその頭打ちを早めてしまう。また、木構造におけ
る分岐数を減らすことによるバッファ各段の負荷の削減
により駆動能力の増大を図っても、木構造を構成するバ
ッファ数を増加させ、バッファを負荷の均等化を考慮し
ながら配置するために、設計が非常に複雑になってしま
い、さらに負荷の均等化も、より達成困難となる。
【０００６】本発明の目的はクロックスキューが小さい
かあるいは駆動能力が大きい高周波数クロック信号分配
回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のクロック信号分
配回路は、木構造をとり、バッファの各段または数段に
１段の割合で出力端ショートを複数階層において行う。
またトランジスタ方法を入力段から出力段にかけて徐々
に大きくした複数段のインバータからなる低出力オン抵
抗、小入力容量のバッファを各段または数段に用いる。
【０００８】
【作用】本発明においては、木構造を構成するバッファ
の各段または数段に１段の割合で同一階層の出力端同士
のショートを複数階層において行っている。２つの信号
をショートすることにより、２つの信号の位相差（スキ
ュー）を小さくすることが可能であるが、この効果はも
とのスキューが小さいほど大きい。各段または数段にお
いて発生するスキューは充分小さいため、本発明におい
ては発生スキューをショートのたびに効果的に削減でき
る。
【０００９】また、本発明においては木構造を構成する
バッファに複数段のインバータを用いている。各バッフ
ァを入力容量および出力抵抗が小さくなるように初段の
インバータを小さくし最終段のインバータを大きくする
ことにより、出力抵抗と配線抵抗を介して充放電すべき
容量を小さくできる為、特に配線抵抗が大きく抵抗値が
出力抵抗程度であるとき、バッファとして単体インバー
タを用いたときにインバータサイズを大きくすることに
よる駆動能力の改善効果が頭打ちしてしまう問題を解決
できる。また、バッファを複数段のインバータとする
と、クロック分配回路の絶対遅延は増加するが、クロッ
クの分配においては各レジスタへ入力されるクロック信
号の位相の一致が特に重要であり問題ない。
【００１０】
【実施例】次に図１から図３を参照して本発明の実施例
について説明する。
【００１１】図１は一実施例を示すブロック図で、Ｈ−
Ｔｒｅｅ構造の各段のバッファ１０１〜１４４（単体イ
ンバータ）出力をショート用配線１６１，１６２，１６
３，１６４及び１７１〜１９４でショートしている。ク
ロック分配はＨ−Ｔｒｅｅによる等負荷化を図り、さら
に前述のように各段でショートしているため各段で生ず
るスキューは小さく、ショートにより発生スキューを効
率よく削減できる。
【００１２】図２は一実施例を示すブロック図で、Ｈ−
Ｔｒｅｅ構造の各段のバッファ２０１〜２４４をインバ
ータ２段で構成している。例えば、バッファ２１１では
入力段のインバータ２５１のサイズに対して、出力段の
インバータサイズをｎ倍のサイズにしている。ＭＯＳト
ランジスタを使う場合、インバータサイズトランジスタ
のチャネル幅をｎ倍にすることである。ｎ倍サイズの単
体インバータによるバッファ構成に比べ、次段のバッフ
ァの入力容量を１／ｎに削減できるため、微細化やクロ
ック信号線の長配線化により配線抵抗が大きくなっても
クロック信号の急峻化に有効である。
【００１３】図３は一実施例を示すブロック図で、Ｈ−
Ｔｒｅｅ構造の各段のバッファ３０１〜３４４をインバ
ータ２段（例えばバッファ３１１ではインバータ３５
１、３５２）で構成し、さらに各段のバッファ出力ショ
ート用配線３６１〜３６４および３７１〜３９４でショ
ートしている。入力段のインバータサイズに対して、出
力段のインバータサイズをｎ倍のサイズにしている。ｎ
倍サイズの単体インバータによるバッファ構成に比べ、
次段のバッファの入力容量を１／ｎに削減できるため、
微細化やクロック信号配線の長配線化により配線抵抗が
大きくなってもクロック信号の急峻化に有効である。ま
た、クロック分配はＨ−Ｔｒｅｅによる等負荷化を図
り、さらに各段でショートしているため各段で生ずるス
キューは小さく、ショートにより発生スキューを効率よ
く削減できる。特に、バッファを複数段のインバータで
構成した場合、木構造における階層が深くなり、プロセ
スばらつきに起因するスキューの発生量が大きくなるも
のと考えられるが、これに対してもバッファ各段でのシ
ョートによる低スキュー化は有効である。クロック信号
の急峻化と低スキュー化により高周波数クロック信号を
分配できる。
【００１４】
【発明の効果】本発明と従来のクロック信号分配回路と
の効果の差を具体的に述べる。本発明（図３に示すも
の）と従来の方式（図４に示すもの）とを用いて、クロ
ックスキューの低減効果を見積もる。バッファ１段あた
りで生じるスキューをｔとし、２ｔまでのスキューをシ
ョートすることによりスキューが３０％に、２ｔ以上の
スキューをショートすることによりスキューが６０％に
削減できるとすると、本発明では各段のショートにより
０．３（０．３（０．３ｔ＋ｔ）＋ｔ）＝０．４１７ｔ
に、従来方式では０．６（０．３ｔ＋２ｔ）＝１．３８
ｔにスキューを低減できる。本発明ではショート用の配
線を余計に必要とするが３倍以上のスキュー低減効果が
期待できる。
【００１５】また、クロック信号急峻化の効果を見積も
る。図５にｎ＝４のときのクロック信号波形の比較例を
示す。５０１が図３におけるクロック信号を、５０２が
図４におけるクロック信号を示す。急峻化が実現できる
ことを確認できる。バッファと次段のバッファとの関係
は配線を介して図６のように表せる。バッファの出力抵
抗をＲｂ，入力容量をＣｂ，配線の寄生抵抗をＲｌ、寄
生容量をＣｌとする。バッファが単体インバータの場合
に、信号波形を急峻化するための手法として、インバー
タサイズを大きくして配線の容量成分Ｃｌの影響を低減
することが行われるが、この場合、Ｃｂ＞＞Ｃｌが実現
でき、次段のバッファの入力部の変化は（Ｒｂ＋Ｒｌ）
ｘＣｂに依存するため、ある値以上インバータサイズを
大きくしてＲｂを減らしても、その分Ｃｂが増加するた
め，それ以上の急峻化は図れない。今後微細化が進み、
またクロック信号線の長配線化が進み、ＲｌがＲｂ程度
の抵抗値になった場合、Ｃｂの増加はＲｂの減少分を上
回りインバータサイズを単に大きくすることは急峻化の
意味をなさなくなる。本発明ではＣｂだけを小さくする
ことが可能であり、急峻化を図る上で有効である。
【００１６】図３の例ではバッファのゲート容量負荷が
１／４に削減できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】本発明の一実施例を示すブロック図である。
【図４】従来の一実施例を示すブロック図である。
【図５】本発明と従来のそれぞれにおけるクロック信号
波形の比較である。
【図６】バッファと次段のバッファおよびその間の配線
の等価回路図である。
【符号の説明】
１０１〜１０５，１１１〜１１４，１２１〜１２４ イ
ンバータ １３１〜１３４，１４１〜１４４ １６１〜１６４，１７１〜１９４ ショート用配線 ２０２〜２０５，２１１〜２１４，２２１〜２２４ バ
ッファ ２３１〜２３４，２４１〜２４４ ２５１ インバータ ２５２ ２５１のｎ倍サイズのインバータ ３０１〜３０５，３１１〜３１４，３２１，３２４ バ
ッファ ３３１〜３３４，３４１〜３４４ ３５１ インバータ ３５２ ３５１のｎ倍サイズのインバータ ３６１〜３６４，３７１〜３９４ ショート用配線 ４０１〜４０５，４１１〜４１４，４２１〜４２４ イ
ンバータ ４３１〜４３４，４４１〜４４４ ４７１〜４９４ ショート用配線 ５０１ 図３におけるクロック信号波形 ５０２ 図４におけるクロック信号波形 ６０１，６０２ バッファ ６１１ バッファ出力段のｐＭＯＳオン抵抗 ６１２ バッファ出力段のｎＭＯＳオン抵抗 ６１３ バッファ出力段のｐＭＯＳ ６１４ バッファ出力段のｎＭＯＳ ６２１ 配線の寄生抵抗 ６２２ 配線の寄生容量 ６３１ バッファ入力段のゲート容量 ６３２ バッファ入力段のインバータ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 バッファの各段または数段に１段の割合
    で出力端ショートを複数階層において行うことを特徴と
    する木構造のクロック分配回路。
  2. 【請求項２】 トランジスタ寸法を入力段から出力段に
    かけて徐々に大きくした複数段のインバータからなる低
    出力オン抵抗、小入力容量のバッファを各段または数段
    に用いることを特徴とする木構造のクロック分配回路。
  3. 【請求項３】 トランジスタ寸法を入力段から出力段に
    かけて徐々に大きくした複数段のインバータからなる低
    出力オン抵抗、小入力容量のバッファを各段または数段
    に用い、さらにバッファの各段または数段に１段の割合
    で出力端ショートを複数階層において行うことを特徴と
    する木構造のクロック分配回路。
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US08/306,981 US5668484A (en) 1993-09-24 1994-09-16 High frequency clock signal distribution circuit with reduced clock skew
DE69426406T DE69426406T2 (de) 1993-09-24 1994-09-23 Schaltung zur Verteilung des Hochfrequenz-Taktsignals mit reduzierter Taktverschiebung
EP94115062A EP0646854B1 (en) 1993-09-24 1994-09-23 High frequency clock signal distribution circuit with reduced clock skew

Applications Claiming Priority (1)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11175184A (ja) * 1997-12-12 1999-07-02 Fujitsu Ltd 半導体集積回路におけるクロック分配回路
WO2001095075A1 (fr) * 2000-06-02 2001-12-13 Hitachi,Ltd Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge
US6557152B1 (en) 1999-10-22 2003-04-29 Nec Electronics Corporation Method of designing signal distribution circuit and system for supporting the same
JP2008504720A (ja) * 2004-05-24 2008-02-14 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 高速クロック配分伝送路ネットワーク

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2735034B2 (ja) * 1995-06-14 1998-04-02 日本電気株式会社 クロック信号分配回路
US5519350A (en) * 1995-06-30 1996-05-21 At&T Corp. Circuitry for delivering a signal to different load elements located in an electronic system
JPH0944267A (ja) * 1995-07-26 1997-02-14 Mitsubishi Electric Corp クロック分配回路
US5790841A (en) * 1996-04-15 1998-08-04 Advanced Micro Devices, Inc. Method for placement of clock buffers in a clock distribution system
US6144224A (en) * 1997-06-16 2000-11-07 International Business Machines Corporation Clock distribution network with dual wire routing
JPH11175183A (ja) * 1997-12-12 1999-07-02 Fujitsu Ltd 半導体集積回路におけるクロック分配回路
US6133750A (en) * 1998-04-27 2000-10-17 Lattice Semiconductor Corp. Combination of global clock and localized clocks
US6311313B1 (en) * 1998-12-29 2001-10-30 International Business Machines Corporation X-Y grid tree clock distribution network with tunable tree and grid networks
US6532544B1 (en) * 1999-11-08 2003-03-11 International Business Machines Corporation High gain local clock buffer for a mesh clock distribution utilizing a gain enhanced split driver clock buffer
JP3699875B2 (ja) * 2000-01-04 2005-09-28 株式会社東芝 半導体集積回路装置
US6356132B1 (en) 2000-01-31 2002-03-12 Agere Systems Guardian Corp. Programmable delay cell
US6433605B1 (en) * 2000-02-03 2002-08-13 Hewlett-Packard Company Low wiring skew clock network with current mode buffer
US6643791B1 (en) * 2000-03-31 2003-11-04 Alcatel Clock distribution scheme in a signaling server
US7085237B1 (en) 2000-03-31 2006-08-01 Alcatel Method and apparatus for routing alarms in a signaling server
US6909127B2 (en) 2001-06-27 2005-06-21 Intel Corporation Low loss interconnect structure for use in microelectronic circuits
US6522186B2 (en) * 2001-06-27 2003-02-18 Intel Corporation Hierarchical clock grid for on-die salphasic clocking
JP2003060060A (ja) * 2001-08-21 2003-02-28 Fujitsu Ltd 半導体集積回路装置
JP3672889B2 (ja) * 2001-08-29 2005-07-20 Ｎｅｃエレクトロニクス株式会社 半導体集積回路とそのレイアウト方法
US7209492B2 (en) * 2002-04-15 2007-04-24 Alcatel DSO timing source transient compensation
TW560128B (en) * 2002-08-09 2003-11-01 Via Tech Inc Method and related circuitry for buffering output signals of a chip with even number driving circuits
JP4878727B2 (ja) * 2003-10-15 2012-02-15 ルネサスエレクトロニクス株式会社 半導体集積回路
TWI287187B (en) * 2005-08-17 2007-09-21 Ind Tech Res Inst Opposite-phase scheme for peak current reduction
CN101861527B (zh) 2007-08-08 2013-08-14 皇家飞利浦电子股份有限公司 硅光电倍增器触发网络
CN102763005B (zh) * 2007-08-08 2016-10-19 皇家飞利浦电子股份有限公司 硅光电倍增器读出电路
US8448114B1 (en) 2012-01-23 2013-05-21 Freescale Semiconductor, Inc. Method for dual edge clock and buffer tree synthesis
US9256245B2 (en) * 2014-04-02 2016-02-09 Mediatek Inc. Clock tree circuit and memory controller
GB2532284A (en) 2014-11-17 2016-05-18 Ibm Method to reduce dynamic clock skew and/or slew in an electronic circuit
US10234891B2 (en) 2016-03-16 2019-03-19 Ricoh Company, Ltd. Semiconductor integrated circuit, and method for supplying clock signals in semiconductor integrated circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6341918A (ja) * 1986-07-09 1988-02-23 イ−テイエイ　システムズ　インコ−ポレ−テツド 集積回路クロックバスシステム
JPH02306323A (ja) * 1989-02-03 1990-12-19 Nec Corp 集積回路
JPH04241011A (ja) * 1991-01-24 1992-08-28 Oki Electric Ind Co Ltd クロック駆動回路
JPH04373160A (ja) * 1991-06-24 1992-12-25 Mitsubishi Electric Corp 半導体集積回路
JPH05233092A (ja) * 1992-02-18 1993-09-10 Nec Ic Microcomput Syst Ltd クロック信号分配方法および分配回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6182525A (ja) * 1984-09-29 1986-04-26 Toshiba Corp 半導体集積回路装置
JPS6313517A (ja) * 1986-07-04 1988-01-20 Nec Corp ゲ−トアレ−回路
JPH083773B2 (ja) * 1987-02-23 1996-01-17 株式会社日立製作所 大規模半導体論理回路
US4833677A (en) * 1987-06-12 1989-05-23 The United States Of America As Represented By The Secretary Of The Air Force Easily testable high speed architecture for large RAMS
JPH077809B2 (ja) * 1988-03-29 1995-01-30 株式会社東芝 集積回路
US5077676A (en) * 1990-03-30 1991-12-31 International Business Machines Corporation Reducing clock skew in large-scale integrated circuits
US5109168A (en) * 1991-02-27 1992-04-28 Sun Microsystems, Inc. Method and apparatus for the design and optimization of a balanced tree for clock distribution in computer integrated circuits
JP2695078B2 (ja) * 1991-06-10 1997-12-24 株式会社東芝 データ処理装置クロック信号の分配方法
JP3026387B2 (ja) * 1991-08-23 2000-03-27 沖電気工業株式会社 半導体集積回路
US5396129A (en) * 1992-05-25 1995-03-07 Matsushita Electronics Corporation Semiconductor integrated circuit apparatus comprising clock signal line formed in a ring shape

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6341918A (ja) * 1986-07-09 1988-02-23 イ−テイエイ　システムズ　インコ−ポレ−テツド 集積回路クロックバスシステム
JPH02306323A (ja) * 1989-02-03 1990-12-19 Nec Corp 集積回路
JPH04241011A (ja) * 1991-01-24 1992-08-28 Oki Electric Ind Co Ltd クロック駆動回路
JPH04373160A (ja) * 1991-06-24 1992-12-25 Mitsubishi Electric Corp 半導体集積回路
JPH05233092A (ja) * 1992-02-18 1993-09-10 Nec Ic Microcomput Syst Ltd クロック信号分配方法および分配回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11175184A (ja) * 1997-12-12 1999-07-02 Fujitsu Ltd 半導体集積回路におけるクロック分配回路
US6557152B1 (en) 1999-10-22 2003-04-29 Nec Electronics Corporation Method of designing signal distribution circuit and system for supporting the same
WO2001095075A1 (fr) * 2000-06-02 2001-12-13 Hitachi,Ltd Circuit integre a semi-conducteur et circuit de distribution du signal d'horloge
JP2008504720A (ja) * 2004-05-24 2008-02-14 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 高速クロック配分伝送路ネットワーク

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