JP5882374B2 - 低電力ｃｍｌレス送信器アーキテクチャ - Google Patents

Description

本発明の例示的実施形態は、低電力電流モードロジック（ＣＭＬ）レス送信器アーキテクチャに関する。

電流モードロジック（ＣＭＬ）回路は、ＧＨｚ周波数範囲内で動作する高速適用例において一般的に使用される。ＣＭＬ回路は、ＤＶＩ及びＨＤＭＩビデオリンクにおいて使用される物理層であり、光ファイバ部品へのインタフェースにおいてよく使用される場合がある。この技術は、高速統合システムの設計において、例えば、電気通信システム（シリアルデータトランシーバ、周波数合成器など）において、広く使用されてきた。これらの回路内では、少数キャリアの存在によって引き起こされる蓄積時間を低減させるために、トランジスタは、通常、ハード飽和において動作することは許可されない。蓄積時間（これは、「オン」のトランジスタが「オフ」に変わり始める前の時間である）は、回路の速度を減少させる傾向がある。ＣＭＬ回路では、入力信号の状態に依存した、１つのトランジスタレッグ（ｔｒａｎｓｉｓｔｏｒ ｌｅｇ）から別のトランジスタレッグへの電流スイッチングに伴って、トランジスタのエミッタレッグ（ｅｍｉｔｔｅｒ ｌｅｇ）内で定電流が維持される。

本発明は、低電力電流モードロジックレス送信器アーキテクチャの提供を課題をする。

本発明の例示的実施形態は、パラレル信号を多重化することによってメインデータ信号を生成するように構成された、メインマルチプレクサと、パラレル信号を多重化することによってポストデータ信号を生成するように構成された、セカンダリマルチプレクサと、メインデータ信号とポストデータ信号とを加算することによって、プリエンファシスされた信号を生成するように構成された、複数の出力ドライバとを含む、送信器を開示する。

複数の出力ドライバは、メインマルチプレクサの出力に直接接続された、メインドライバと、セカンダリマルチプレクサの出力に直接接続された、ポストドライバとを含む。

送信器は、パラレル入力データ信号を多重化することによって、メインマルチプレクサ及びセカンダリマルチプレクサのためのパラレル信号を生成するように構成された、マルチプレクサを更に含む。

送信器は、パラレル信号と、クロック分配器からのマルチ位相クロック信号との間のタイミングマージンを提供するために、マルチプレクサによって生成されたパラレル信号のリタイミングを処理するように構成された、リタイマを更に含む。

マルチプレクサは、複数の５：１マルチプレクサと、複数の２：１マルチプレクサとを含む。

メインマルチプレクサは、複数のカスケード接続されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタと、調節可能な疑似Ｐチャネル金属酸化膜半導体（疑似ＰＭＯＳ）負荷とを含む。

カスケード接続されたＮＭＯＳトランジスタは、差動入力データと、マルチ位相クロック信号のうちの、２つの隣接する１／４位相差クロック信号（ｑｕａｒｔｅｒ ｐｈａｓｅ ｃｌｏｃｋ ｓｉｇｎａｌｓ）とによって駆動される。

メインデータ信号は、２つの隣接する１／４位相差クロック信号がオーバラップしたときに、メインマルチプレクサによって出力される。

カスケード接続されたＮＭＯＳトランジスタのサイズは、チャネル損失補償のための、必要とされるプリエンファシスタップ重み（ｐｒｅ−ｅｍｐｈａｓｉｓ ｔａｐ ｗｅｉｇｈｔｓ）に基づいて決定される。

セカンダリマルチプレクサは、複数のカスケード接続されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタを含み、セカンダリマルチプレクサの、カスケード接続されたＮＭＯＳトランジスタのサイズは、メインマルチプレクサの、カスケード接続されたＮＭＯＳトランジスタのサイズより小さい。

プリエンファシスの量は、複数の出力ドライバ内に含まれるポストドライバのバイアス電流を調節することによって制御される。

前述の一般的な説明、及び以下の詳細な説明の両方は、例示的かつ説明的なものであり、特許請求の範囲に示す本発明の、更なる説明を提供することを意図するものである、ということを理解されたい。

本発明の更なる理解を提供するために含まれる、かつ、この明細書に組み込まれてその一部を構成する、添付の図面は、本発明の実施形態を説明するものであり、説明と一緒に、本発明の原理を説明するために役立つ。

本発明の例示的実施形態による低電力電流モードロジック（ＣＭＬ）レス送信器のブロック図の例を示す図である。 本発明の例示的実施形態による４：１マルチプレクサのブロック図の例を示す図である。 本発明の例示的実施形態による４：１マルチプレクサのタイミング図の例を示す図である。 本発明の例示的実施形態によるメインドライバ及びポストドライバの例を示す図である。

本発明について、本発明の例示的実施形態が示されている添付の図面を参照して、以下に、より十分に説明する。この発明は、しかし、多くの異なる形態で実施されてもよく、本明細書中に記載される実施形態に限定されるものと解釈されるべきではない。むしろ、これらの例示的実施形態は、この開示が完全であるように、かつ、本発明の範囲を当業者に十分に伝えるようにするために提供される。図面において、階層及び領域のサイズ及び相対サイズは、明確にするために誇張されている場合がある。図面中の同様の参照番号は、同様の要素を表す。

本発明の例示的実施形態は、低電力電流モードロジック（ＣＭＬ）レス送信器アーキテクチャに関する。この送信器アーキテクチャでは、出力ドライバを除く全回路部品が回線レートの１／４で動作するため、電力消費が大幅に低減させられることが可能である。加えて、この送信器アーキテクチャは、広い面積を占める受動インダクタが帯域幅拡大のために必要とはされないため、面積効率が良い。

図１は、本発明の一例示的実施形態による低電力電流モードロジック（ＣＭＬ）レス送信器のブロック図の例を示す図である。この送信器は、４０：４マルチプレクサ１１０と、ステージ間リタイマ１２０と、２つの４：１マルチプレクサ（メイン４：１マルチプレクサ１３０、セカンダリ４：１マルチプレクサ１４０など）と、出力ドライバ１８０、１９０とを含んでもよい。この送信器は、チャネル分散補償のためのプリエンファシスを達成しながら、パラレルデータストリームをシリアルデータにシリアル化してもよい。４０：４マルチプレクサ１１０は、複数の５：１マルチプレクサと、複数の２：１マルチプレクサとを含んでもよい。周波数分割器１７０は、クロック分配器１５０からのマルチ位相クロック信号を、２で分割してもよい。そして、周波数分割器１６０は、分割されたマルチ位相クロック信号を、５で分割してもよい。

図２は、本発明の一例示的実施形態による４：１マルチプレクサのブロック図の例を示す図である。例えば、図２に示す４：１マルチプレクサは、図１に示す２つの４：１マルチプレクサ１３０、１４０のうちの１つに対応する。この４：１マルチプレクサは、４組のカスケード接続されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタ２１０と、スイング及び同相モード制御のための、調節可能な疑似Ｐチャネル金属酸化膜半導体（疑似ＰＭＯＳ）負荷２２０とから構成されてもよい。カスケード接続されたＮＭＯＳトランジスタ２１０のそれぞれは、差動入力データと、図１に示すクロック分配器１５０からの、マルチ位相クロック信号のうちの、２つの隣接する１／４位相差クロック信号とによって駆動されてもよい。

図３は、本発明の一例示的実施形態による４：１マルチプレクサのタイミング図の例を示す図である。４：１マルチプレクサの出力は、２つの隣接する１／４位相差クロック信号がオーバラップしたときに評価されてもよい。従って、クロック信号経路の帯域幅要件は、オーバラップする２つの信号という要因によって緩和されてもよい。４：１マルチプレクサの帯域幅を向上させるために、電流源が除去されてもよい。図１に示すステージ間リタイマ１２０は、パラレルデータとマルチ位相クロック信号との間の十分なタイミングマージンを提供するために、２つの４：１マルチプレクサ１３０、１４０の前に挿入されてもよい。

図１を参照すると、２つの４：１マルチプレクサ１３０、１４０は、追加のＣＭＬバッファステージなしに、出力ドライバ１８０、１９０を直接駆動してもよく、これは、２つの４：１マルチプレクサ１３０、１４０の出力における帯域制限に起因する分散をもたらす。しかし、分散は、内部分散が線形であるという前提で、プリエンファシスフィルタを使用することによって、チャネル分散と一緒に、同時に補償され得る。前述の同時の分散補償を達成するために、従来の設計とは異なり、２つの４：１マルチプレクサ１３０、１４０の出力の後に、プリエンファシスフィルタは挿入されない。一方、送信器の最終ステージは、２つの４：１マルチプレクサ１３０、１４０と、これに続く、５０Ω抵抗で終端された電流加算ＣＭＬ出力ドライバ１６０、１７０とからなる。一般的なＣＭＬベースの５０Ωドライバは十分な線形性を有するため、チャネル分散と、内部帯域制限とは、線形結合され得る。

図４は、本発明の一例示的実施形態によるメインドライバ及びポストドライバの例を示す図である。プリエンファシスの量は、ポストドライバによるセカンダリ経路内の、ＣＭＬドライバのバイアス電流を調節することによって制御される。セカンダリ経路内のトランジスタのサイズは、チャネル損失補償のための、必要とされるプリエンファシスタップ重みに基づいて決定される。セカンダリ４：１マルチプレクサ１４０によって引き起こされる追加の分散は、適度に分散されるシステム内の最終出力ステージにおけるメイン信号と比較して無視できるほど小さい。

本発明による例示的実施形態は、コンピュータによって実施される様々な動作を実装するためのプログラム命令を含む、コンピュータ読み取り可能媒体内に記録されてもよい。媒体は、また、プログラム命令を、単独で、又は、データファイル、データ構造などと組み合わせて含んでもよい。媒体及びプログラム命令は、本発明の目的のために特別に設計され、構築されたものであってもよく、又は、コンピュータソフトウェア技術の当業者にとって周知の、かつ入手可能な種類のものであってもよい。

本発明の精神又は範囲から逸脱することなく、本発明において様々な修正及び変形が行われてもよいということは、当業者にとって明らかであろう。従って、本発明は、この発明の修正及び変形を、それらが添付の特許請求の範囲、及びその等価物の範囲内に入るならば、含むことが意図される。

Claims (10)

1. パラレル信号を多重化することによってメインデータ信号を生成するように構成された、メインマルチプレクサと、
   前記パラレル信号を多重化することによってポストデータ信号を生成するように構成された、セカンダリマルチプレクサと、
   前記メインデータ信号と前記ポストデータ信号とを加算することによって、プリエンファシスされた信号を生成するように構成された、複数の出力ドライバと、
   を備える、送信器であって、
   前記メインマルチプレクサは、複数のカスケード接続されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタと、調節可能な疑似Ｐチャネル金属酸化膜半導体（ＰＭＯＳ）負荷とを備える、送信器。
2. 前記複数の出力ドライバは、前記メインマルチプレクサの出力に直接接続されたメインドライバと、前記セカンダリマルチプレクサの出力に直接接続されたポストドライバとを含む、請求項１に記載の送信器。
3. パラレル入力データ信号を多重化することによって、前記メインマルチプレクサ及び前記セカンダリマルチプレクサのための前記パラレル信号を生成するように構成された、マルチプレクサを更に備える、請求項１に記載の送信器。
4. 前記パラレル信号と、クロック分配器からのマルチ位相クロック信号との間のタイミングマージンを提供するために、前記マルチプレクサによって生成された前記パラレル信号のリタイミングを処理するように構成されたリタイマを更に備える、請求項３に記載の送信器。
5. 前記マルチプレクサは、複数の５：１マルチプレクサと、複数の２：１マルチプレクサとを備える、請求項３に記載の送信器。
6. 前記カスケード接続されたＮＭＯＳトランジスタは、差動入力データと、マルチ位相クロック信号のうちの２つの隣接する１／４位相差クロック信号とによって駆動される、請求項１に記載の送信器。
7. 前記メインデータ信号は、前記２つの隣接する１／４位相差クロック信号がオーバラップしたときに、前記メインマルチプレクサによって出力される、請求項６に記載の送信器。
8. 前記カスケード接続されたＮＭＯＳトランジスタのサイズは、チャネル損失補償のための、必要とされるプリエンファシスタップ重みに基づいて決定される、請求項１に記載の送信器。
9. 前記セカンダリマルチプレクサは、複数のカスケード接続されたＮチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタを備え、
   前記セカンダリマルチプレクサの前記カスケード接続されたＮＭＯＳトランジスタのサイズは、前記メインマルチプレクサの前記カスケード接続されたＮＭＯＳトランジスタの前記サイズより小さい、請求項８に記載の送信器。
10. プリエンファシスの量は、前記複数の出力ドライバ内に含まれるポストドライバのバイアス電流を調節することによって制御される、請求項１に記載の送信器。

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