JPH04241011A - クロック駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
、マイクロプロセッサ等の半導体論理回路にクロックを
供給するクロック駆動回路に関するものである。

【０００２】

【従来の技術】近年、ＡＳＩＣの大規模化、高速化はま
すます進んでいるが、１０万ゲート以上になると１個の
クロックで２千個以上のものフリップフロップを動作さ
せるようになってきており、システムの高速化を図る上
で、クロックスキューを最小限に抑えることが重要とな
ってきている。従来、この種の分野の技術としては、電
子情報通信学会技術研究報告「高速性能クロック分配機
能付０．８μｍＣＭＯＳＳＯＧ」８９［４４６］（１９
８９）Ｐ．４７−５２に記載されるものがあった。

【０００３】図２は、従来のクロック駆動回路の一構成
例を示す構成図である。このクロック駆動回路はＬＳＩ
チップ１０内に設けられ、クロック信号ＣＫ入力用のク
ロック入力端子１１を有している。クロック入力端子１
１には、ＬＳＩチップ１０の左辺中央に配置されたプリ
ドライバ１２が接続され、その出力側がリング幹線１３
，１４を介してメインドライバ１５，１６がそれぞれ接
続されている。この両メインドライバ１５，１６は、Ｌ
ＳＩチップ１０の上下中央にそれぞれ配置され、これら
の出力側がメイン幹線１７を介して相互に接続されてい
る。また、プリドライバ１２と各メインドライバ１５，
１６との間のクロックスキューを抑えるため、２個のメ
インドライバ１５，１６はそれぞれプリドライバ１２か
ら等距離に配置されている。そして、リング幹線１３，
１４及びメイン幹線１７が、枝上に伸びた図示しないブ
ランチ配線を介してフリップフロップ等で構成されたＬ
ＳＩチップ１０内の複数の機能ブロックに接続されてい
る。

【０００４】このクロック駆動回路の入力端子１１から
入力されたクロック信号ＣＫは、まず、プリドライバ１
２で駆動された後、リング幹線１３，１４を介してメイ
ンドライバ１５，１６に入力される。このメインドライ
バ１５，１６ではリング幹線１３，１４上のクロック信
号ＣＫを駆動してメイン幹線１７へ出力する。リング幹
線１３，１４及びメイン幹線１７に伝搬されたクロック
信号ＣＫはブランチ配線を介して各機能ブロックに分配
される。このクロック駆動回路は、リング幹線１３，１
４の配線長を等しくすることによりリング幹線１３，１
４によるスキューを補償したり、メイン幹線１７をＬＳ
Ｉチップ１０の中央に配置することによりメイン幹線１
７から分岐していくクロック信号ＣＫのスキューを最少
化したりして、クロック信号ＣＫのスキューを小さくす
る工夫を行っている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記構
成のクロック駆動回路では、次のような課題があった。 （１）プリドライバ１２とメインドライバ１５，１６と
の間のリング幹線１３，１４の総配線長が長くなるため
、その分、配線容量が増大し、プリドライバ１２から出
力されるクロック信号ＣＫは、リング幹線１３，１４上
を伝送していくに従って、そのリング幹線１３，１４の
Ｒ×Ｃ時定数により、そのメインドライバ１５，１６へ
供給されるクロック信号ＣＫの入力波形が緩やかになる
。その結果、メインドライバ１５，１６にそれぞれ入力
されるクロック信号ＣＫの立上がり時間にずれが生ずる
（以下、これを単にクロックスキューという）。

【０００６】（２）メイン幹線１７はＬＳＩチップ１０
の一辺程度の長さを有し、しかもメイン幹線１７の両端
にメインドライバ１５，１６があるため、メイン幹線１
７よりクロック信号ＣＫを供給される各機能ブロックは
、メイン幹線１７と接続される位置によって電気長（信
号が一定時間に到達する距離）が異なり、このため、ク
ロックスキューが生ずる。本発明は前記従来技術の持っ
ていた課題として、クロックスキューが生ずるという点
について解決したクロック駆動回路を提供するものであ
る。

【０００７】

【課題を解決するための手段】本発明は、前記課題を解
決するために、半導体チップ内に配置されクロック信号
を駆動するプリドライバと、前記プリドライバの出力を
伝送する分岐用配線と、前記分岐用配線を介して前記プ
リドライバと等距離に配置され、該プリドライバの出力
を駆動する２Ｎ　（Ｎ；自然数）個のメインドライバと
、前記半導体チップの中央部に配置されると共に前記各
メインドライバの出力側に接続され、該各メインドライ
バの出力を伝送するメイン幹線とを、備えたものである
。

【０００８】前記メイン幹線は、前記半導体チップにお
ける１組の対辺の中点を結ぶ直線上に配置してもよい。 さらに、前記分岐用配線は、Ｎ段に分割して初段から最
終段までの各段の配線長を順次Ｌ／２〜Ｌ／２Ｎ　（Ｌ
；前記メイン幹線の長さ）に設定し、前記初段の分岐用
配線の中心部を前記プリドライバの出力側に接続すると
共に、初段からＮ−１段までの各分岐用配線の両端部を
次段の分岐用配線の中心部にそれぞれ接続し、最終段の
両端部を前記メインドライバの入力側に接続してもよい
。

【０００９】

【作用】本発明は、以上のようにクロック駆動回路を構
成したので、各メインドライバは、メイン幹線に接続さ
れる各機能ブロックの接続位置の相違を少なくし、メイ
ン幹線上でのクロックスキューを低減するように働く。 さらに、プリドライバから個々のメインドライバまでの
分岐用配線は、配線長を等しく、且つ短く構成できるの
で、配線容量を少なくする働きがある。これにより、分
岐用配線上でのクロックスキューの減少化が図れる。し
たがって、前記課題を解決できるのである。

【００１０】

【実施例】図１は、本発明の実施例を示すクロック駆動
回路の平面構成図である。このクロック駆動回路は例え
ば１３×１３ｍｍ２　のＬＳＩチップ５０内に設けられ
ており、単一のクロック源から供給されるクロック信号
ＣＫを入力する入力端子５１を有している。この入力端
子５１には、クロック信号ＣＫ駆動用のプリドライバ５
２の入力側が接続され、そのプリドライバ５２の出力側
がアルミニューム等の初段目の分岐用配線５３の中心部
に接続されている。さらに、分岐用配線５３の両端部が
２段目の分岐用配線５４，５５の中心部にそれぞれ接続
され、分岐用配線５４の両端部がメインドライバ５６，
５７の入力側に、分岐用配線５５の両端部がメインドラ
イバ５８，５９の入力側にそれぞれ接続されている。そ
の上、各メインドライバ５６，５７，５８，５９の出力
側がメイン幹線６０に等間隔で接続されている。ここで
、メイン幹線６０は、ＬＳＩチップ５０における１組の
対辺の中点を結ぶ直線上に配置されている。そのメイン
幹線６０の長さをＬとすると、各メインドライバ５６，
５７，５８，５９は、メイン幹線６０に沿って左端から
Ｌ／８、３Ｌ／８、５Ｌ／８、７Ｌ／８に配置され、そ
して、分岐用配線５３の配線長がＬ／２に、分岐用配線
５４，５５の配線長がそれぞれＬ／４に設定されている
。 また、メイン幹線６０には、複数本のブランチ配線を介
して、フリップフロップ回路やゲート回路等で構成され
る論理回路からなる図示しない複数の機能ブロックが分
岐接続されている。

【００１１】図３は、図１中のメインドライバの一構成
例を示す回路図である。例えばメインドライバ５６は、
２段のインバータ５６ａ，５６ｂで構成され、分岐配線
５４から供給されるクロック信号ＣＫを駆動してメイン
幹線６０へ供給する機能を有している。同様に、メイン
ドライバ５７，５８，５９及びプリドライバ５２も２段
のインバータで構成されている。

【００１２】次に、上記構成のクロック駆動回路の動作
について説明する。図１の２段目の分岐配線５４，５５
は、それぞれをほぼ同一の構成（例えば、長さ、幅、ス
ルーホールの数等）とすることにより、それらにそれぞ
れ存在する配線抵抗及び配線容量をほぼ同一にしている
。しかし、２段目の分岐配線５４，５５を完全に同一構
成にすることが不可能であること、及びメインドライバ
５６，５７，５８，５９が所定の間隔を置いてメイン幹
線６０に接続されているため、その各メインドライバ５
６，５７，５８，５９間の配線抵抗等によってクロック
信号ＣＫの伝搬時間に遅延を生ずる。そこで、本実施例
では、予め設計段階において、各メインドライバ５６，
５７，５８，５９から出力されるクロック信号ＣＫの立
上がり時間及び立ち下がり時間がほぼ同一となるように
、該メインドライバ５６，５７，５８，５９の素子サイ
ズ等を設定しておく。

【００１３】この様にすると、入力端子５１から入力さ
れたクロック信号ＣＫは、プリドライバ５２に駆動され
て１段目の分岐用配線５３及び２段目の分岐用配線５４
，５５上を伝搬し、ほぼ同一時間に各メインドライバ５
６，５７，５８，５９へ供給される。各メインドライバ
５６，５７，５８，５９では、入力されたクロック信号
ＣＫを内部のインバータ５６ａで反転した後、さらにイ
ンバータバ５６ｂで反転することにより、該入力クロッ
ク信号ＣＫを駆動してメイン幹線６０へそれぞれ供給す
る。メイン幹線６０へ供給されたクロック信号ＣＫは、
ブランチ配線を介してメイン幹線６０に接続された各機
能ブロック内の各回路に供給され、その各回路は、所定
の回路動作を実行する。

【００１４】本実施例は、プリドライバ５２の出力側は
１段目の分岐用配線５３の中心部に接続し、さらに、分
岐用配線５３の両端部は２段目の分岐用配線５４，５５
の中心部にそれぞれ接続し、分岐用配線５４の両端部は
メインドライバ５６，５７の入力側に、分岐用配線５５
の両端部はメインドライバ５８，５９の入力側にそれぞ
れ接続し、各メインドライバ５６，５７，５８，５９の
出力側はメイン幹線６０に等間隔で接続するようにした
ので、次のような利点がある。（１）分岐用配線５３の
中心、つまりプリドライバ５２の出力側から各メインド
ライバ５６，５７，５８，５９の入力側までの距離は、
メイン幹線６０の長さをＬとすると、すべて３Ｌ／８で
あって等距離となる。しかも、プリドライバ５２をメイ
ン幹線６０の中心に位置させれば、プリドライバ５２と
各メインドライバ５６，５７，５８，５９との間の総配
線長は３Ｌ／４となり、従来のクロック駆動回路と比較
して短くなる。従って、配線容量が減少してクロックス
キューの減少化が図れる。

【００１５】（２）メイン幹線６０と各機能ブロックと
の接続位置の相違によって生ずるクロックスキューも、
従来に比較して１／４程度になる。

【００１６】（３）第２段目の分岐用配線５４，５５の
構成の相違を考慮し、予め設計段階で、各メインドライ
バ５６，５７，５８，５９の素子サイズ等を変えること
によってその駆動能力を調整しておくことにより、該メ
インドライバ５６，５７，５８，５９から出力されるク
ロック信号ＣＫの立ち上がり時間をほぼ同一にすること
が可能となる。その上、２段目の分岐用配線５４，５５
がほぼ同一構成となっているので、その両端部における
クロック信号ＣＫの立ち上がり時間の遅れがほぼ同一と
なる。従って、位相ずれの少ないクロック信号ＣＫを各
機能ブロックに供給することができる。そのため、各機
能ブロック内のフリップフロップ回路のホールド時間を
小さくでき、それによってクロック信号ＣＫの周波数を
速くして高速な論理回路を実現することが可能となる。

【００１７】なお、本発明は、図示の実施例に限定され
ず、種々の変形が可能である。例えば、その変形例とし
て次のようなものがある。 （１）上記実施例では、１段目の分岐用配線５３の両端
部を２段目の分岐用配線５４の中心部にダイレクトに接
続したが、１段目の分岐用配線５３の両端部に駆動用の
ドライバを新たに設け、そのドライバを介して２段目の
分岐用配線５４の中心部に接続するような構成でもよい
。例えば、２相、３相等といった多相クロックを供給す
る場合、それに応じて、各分岐用配線５３，５４毎に２
個、３個等といった多相クロック数に応じた数だけドラ
イバを設けてもよい。

【００１８】（２）上記実施例では、分岐用配線を２段
で構成したが、多段構成にすることも可能である。例え
ば、Ｎ段に多段構成する場合、プリドライバの出力側は
配線長Ｌ／２の１段目の分岐用配線の中心部に接続され
、その１段目の分岐用配線の両端部は、配線長Ｌ／２２
　の２段目の分岐用配線の中心部に接続される。さらに
、同様の接続が配線長Ｌ／２Ｎ　になるまで繰り返され
、最終段の配線長Ｌ／２Ｎ　の分岐用配線の両端部は、
それぞれのメインドライバの入力側に接続される。

【００１９】（３）各メインドライバ５６，５７，５８
，５９を２段のインバータで構成したが、例えば１段の
インバータ、あるいはＡＮＤゲート等の他の回路で構成
してもよい。また、各分岐用配線５４，５５毎に異なる
回路構成のメインドライバを設けてもよい。例えば、あ
る機能ブロックは正相クロックで動作する回路構成、ま
た、ある機能ブロックは逆相クロックで動作する回路構
成の場合、前者の機能ブロックに対してはインバータ２
段のメインドライバで正相クロックを供給し、後者の機
能ブロックにはインバータ１段のメインドライバで逆相
クロックを供給するようにしてもよい。

【００２０】

【発明の効果】以上詳細に説明したように、本発明によ
れば、クロック信号を駆動するプリドライバと、該プリ
ドライバの出力を伝送する分岐用配線と、その分岐用配
線を介して前記プリドライバと等距離に配置された２Ｎ
　（Ｎ；自然数）個のメインドライバと、半導体チップ
の中央部に配置されると共に前記各メインドライバの出
力側に接続されたメイン幹線とを、設けたので、次のよ
うな効果がある。 （１）プリドライバからメインドライバまでの配線長が
等しく、且つ短く構成することが可能となるので、この
間の配線容量が少なくなり、クロックスキューの減少化
を図ることができる。

【００２１】（２）メインドライバが２個以上配置する
ことが可能となり、メイン幹線と各機能ブロックとの接
続位置の相違によるメイン幹線上でのクロックスキュー
を減少することができる。これにより、位相ずれの少な
いクロック信号ＣＫを各機能ブロックに供給することが
できる。

【図面の簡単な説明】

【図１】本発明の実施例を示すクロック駆動回路の平面
構成図である。

【図２】従来のクロック駆動回路の構成図である。

【図３】図１中のメインドライバの一構成例を示す回路
図である。

【符号の説明】

５０　　半導体チップ ５２　　プリドライバ ５３，５４，５５　　分岐用配線 ５６，５７，５８，５９　　メインドライバ６０　　メ
イン幹線 ＣＫ　　クロック信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　半導体チップ内に配置されクロック信
   号を駆動するプリドライバと、前記プリドライバの出力
   を伝送する分岐用配線と、前記分岐用配線を介して前記
   プリドライバと等距離に配置され、該プリドライバの出
   力を駆動する２Ｎ　（Ｎ；自然数）個のメインドライバ
   と、前記半導体チップの中央部に配置されると共に前記
   各メインドライバの出力側に接続され、該各メインドラ
   イバの出力を伝送するメイン幹線とを、備えたことを特
   徴とするクロック駆動回路。
2. 【請求項２】　　請求項１記載のクロック駆動回路にお
   いて、前記メイン幹線は、前記半導体チップにおける１
   組の対辺の中点を結ぶ直線上に配置したクロック駆動回
   路。
3. 【請求項３】　　請求項１または２記載のクロック駆動
   回路において、前記分岐用配線は、Ｎ段に分割して初段
   から最終段までの各段の配線長を順次Ｌ／２〜Ｌ／２Ｎ
   　（Ｌ；前記メイン幹線の長さ）に設定し、前記初段の
   分岐用配線の中心部を前記プリドライバの出力側に接続
   すると共に、初段からＮ−１段までの各分岐用配線の両
   端部を次段の分岐用配線の中心部にそれぞれ接続し、最
   終段の両端部を前記メインドライバの入力側に接続した
   クロック駆動回路。